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本发明属于无线通信领域,涉及锁相环设计,进一步涉及小数锁相环中的多模分频器设计,具体提供一种高工作频率的多模分频器,用以提高多模分频器的工作频率、同时改善输出毛刺问题。本发明由多级2/3分频器级联构成,第一级2/3分频器采用C2MOS‑2/3分频器;首先基于C2MOS构成的D锁存器设计得到高工作频率的C2MOS‑2/3分频器,然后将其应用于多模分频器中作为第一级2/3分频器,从而提高了多模分频器的工作频率;同时,相对于TSPC逻辑,C2MOS构成的D锁存器中C2MOS逻辑的时钟馈通引起的毛刺问题
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117439598A
(43)申请公布日2024.01.23
(21)申请号202311462475.8
(22)申请日2023.11.06
(71)申请人电子科技大学
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