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一种按包流水的FPGA算法模块测试框架，每次事务的输入接口和输出接口的数据包有一个，先向算法模块的输入接口输入一个数据包，再从算法模块的输出接口输出一个数据包，从输入接口输入完一个数据包后，不等待输出接口输出数据包结束，立即向输入接口输入下一个数据包，按照UVM验证方法，为事务模型建立测试框架，设置被测模块的输入接口个数、被测模块的输出接口个数、测试数据包个数、每个输入接口的测试数据包长度、每个输入接口的测试数据范围或具体数据文件、每个输出接口的tready断续模式。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117473924A
(43)申请公布日2024.01.30
(21)申请号202311454023.5
(22)申请日2023.11.03
(71)申请人中国电子科技集团公司第十四研究
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