(1.6)--6Verilog条件语句可编程逻辑器件及应用.pdfVIP

1文档简介

本文将介绍VerilogHDL中的条件语句和多路分支语句，这些语句与C语言

有些类似，比较容易理解，在学习的过程中需要有意识地把条件语句与电路的硬

件结构和测试联系起来，深刻理解语句的物理意义。

2条件语句（if-else语句）

条件语句时用来判断所给定的条件是否满足，根据判断的结果（真或假）决

定执行给出的两种操作之一。在VerilogHDL中提供了三种形式的条件语句：

格式一：if(condition)statement;

格式二：if(condition)statement1;

elsestatement2;

格式三：if(condition1)statement1;

elseif(condition2)statement2;

elseif(condition3)statement3;

……

elsestatementn;

下面对条件语句进行一些简单的说明。

1、三种形式的条件语句中在if后面都有条件表达式，一般为逻辑表达式或

关系表达式。系统对表达式的值进行判断，若为0、x或z，都按照“假”来处理；

若为1，则按照“真”来处理。

2、在if、elseif或else后面可以包含一条内嵌的操作语句，也可以包含多个

操作语句；如果有多个操作语句的话，需要用begin和end这两个关键字将语句

包含起来成为一个复合块语句。

例如：if(ab)beginout1=in1;

out2=in2;

end

3、允许一定形式的表达式简写方式。

例如：if(expression)等同于if(expression==1)

if(!expression)等同于if(expression!=1)

4、条件语句可以嵌套，即在if语句中可以包含一个或者多个if语句。应当

注意if与else的配对关系，else总是与它上面最近的未配对的if配对。为了程序

的可读性，可以添加begin…end语句块。

下面是利用条件语句的嵌套完成四选一的多路选择器的例子。

5、条件语句的执行过程隐含优先级。首先判断if语句后面的条件是否成立，

若成立，则执行if后面的操作语句，然后整个条件语句结束；若if语句后面的条

件不成立，则继续判断elseif后面的条件，若成立则执行elseif后面的操作语句，

然后整个条件语句结束；……依此类推。

3多路分支语句

多路分支语句用于多分支选择，常常用于译码功能和有限状态机的描述，以

及微处理器中的指令译码。多路分支语句的一般形式如下：

case(expression)

value1:statement1;

value2:statement2;

……

valuen:statementn;

default:statement;

endcase

下面对多路分支语句进行一些简单的说明。

1、在case语句后面的表达式称为控制表达式，case分支项中的表达式或值

称为分支表达式。控制表达式通常表示为控制信号的某些位，分支表达式则用这

些控制信号的具体状态值来表示，因此分支表达式又可以称为常量表达式。

2、当控制表达式的值与分支表达式的值相等时，就执行分支表达式后面的

语句。如果所有的分支表达式的值都没有与控制表达式的值相匹配，就执行

default后面的语句。

3、每一个case分项的分支表达式的值必须互不相同，且控制表达式的值与

分支表达式的值是按位做全等比较的。下面是具体的例子。

另外，多路分支语句有两种扩展的语句，包括：

casez语句：忽略表达式中的高阻态值；

casex语句：忽略表达式中的高阻态值和不定态值。

4条件语句使用不当的情况

在VerilogHDL设计中，容易出现的一个通病是由于对语句理解不全面，使

用不准确，从而生成了并不想要的锁存器的情况。如下面所示：