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EDA期末试卷及答案

B.综合的输出是一个网表，包括逻辑门和它们之间的连接

关系；

C.综合的目的是将高层次的抽象设计转化为低层次的逻辑

电路；

D.综合只能在设计输入完成后进行，不能在设计实现和实

际设计检验阶段进行。

一、填空题

1.EDA技术的发展可分为MOS时代、CMOS时代和

ASIC三个阶段。

2.EDA设计流程包括设计输入、设计实现、实际设计检

验和下载编程四个步骤。

3.EDA设计输入主要包括图形输入、HDL文本输入和状

态机输入。

4.时序仿真是在设计输入完成之后，选择具体器件并完成

布局、布线之后进行的时序关系仿真，因此又称为功能仿真。

5.VHDL的数据对象包括变量、常量和信号，它们是用来

存放各种类型数据的。

6.设计结束后必须进行仿真，以检查设计文件的正确性。

7.EDA方式设计实现的电路设计文件最终可以编程下载

到FPGA和CPLD芯片中，完成硬件设计和验证。

8.MAX+PLUS的文本文件类型是“.vhd”。

9.在PC上利用VHDL进行项目设计时，不允许在根目录

下进行，必须在根目录为设计建立一个工程目录（即文件夹）。

10.VHDL源程序的文件名应与实体名相同，否则无法通

过编译。

二、选择题：

11.在EDA工具中，能完成在目标系统器件上布局布线软

件称为“适配器”。

12.执行MAX+PLUSⅡ的“TimingAnalyzer”命令可以精确

分析设计电路输入与输出波形间的延时量。

13.VHDL常用的库是“XXX”。

14.“PROCESS语句”既是并行语句又是串行语句。

15.在VHDL中，用语句“clock’EVENTANDclock=’0’”表

示clock的下降沿。

16.IP核在EDA技术和开发中具有十分重要的地位；提供

用VHDL等硬件描述语言描述的功能块，但不涉及实现该功

能块的具体电路的IP核为“胖IP”。

17.综合是EDA设计流程的关键步骤，在下面对综合的描

述中，“综合只能在设计输入完成后进行，不能在设计实现和

实际设计检验阶段进行”是错误的。

XXX）

17.FPGA:可编程门阵列（Field-ProgrammableGateArray）

18.CPLD:可编程逻辑器件（ComplexProgrammableLogic

Device）

19.SRAM:静态随机存储器（StaticRandomAccess

Memory）

20.VHDL:硬件描述语言（VHSICHardwarenLanguage）

21.IF语句:条件语句（IfStatement）

22.时序逻辑电路:根据时序关系确定输出的电路

（SequentialLogicCircuit）

23.标识符:用于标识变量、信号、过程等的名称

（Identifier）

24.EDA软件:电子设计自动化软件（XXXare）

25.逻辑综合:将高级语言转换为低级网表文件的过程

（LogicSynthesis）

缺少分号

02USEIEEE.STD_LOGIC_1164.ALL。

03ENTITYPULSEIS

04PORT(CLK:INSTD_LOGIC。

05D:INSTD_LOGIC_VECTOR(7DOWNTO0)。

06FOUT:OUTSTD_LOGIC);

07ENDPULSE。

08ARCHITECTUREoneOFPULSEIS

09SIGNALFULL:STD_LOGIC。

10BEGIN

11P_REG:PROCESS(CLK)

12VARIABLECNT8:STD_LOGIC_VECTOR(7

DOWNTO0)。

13BEGIN