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EDA与VHDL断改错题集

一、判断对错(并改正)

1、CONSTANTT2：std_logic=’0’;（错）改正：把=换为:=。

2、若某变量被定义为数值型变量，未赋初始值时默认值为‘0’。（错）改正：把

‘0’的单引号去掉。

3、在结构体中定义一个全局变量（VARABLES），可以在所有进程中使用。

（错）改正：“变量（VARABLES）”改为“信号”。

4、语句typewris(wr0,wr1,wr2,wr3,wr4,wr5);定义了一个状态机变量wr，可以直

接对wr赋值。

（错）改正：语句typewris(wr0,wr1,wr2,wr3,wr4,wr5);定义了一个状态机类型

wr，需要定义一个该类型的对象，才可以对该对象赋值。

5、进程语句中，不管在何时，process语句后面必须列出敏感信号（）包含wait

语句的进程语句可不列出敏感信号。

6、VHDL语言与计算机C语言的没有差别。

（）l运行的基础–计算机语言是在CPU＋RAM构建的平台上运行–VHDL设计的

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结果是由具体的逻辑、触发器组成的数字电路l执行方式–计算机语言基本上以串行的方

式执行–VHDL在总体上是以并行方式工作l验证方式–计算机语言主要关注于变量值的

变化–VHDL要实现严格的时序逻辑关系

7、在结构体中定义一个全局变量（VARABLES），可以在所有进程中使用。

（）“变量（VARABLES）”改为“信号”。

8、Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机

当前值和输入值的函数（√）

9、传统的系统硬件设计方法是采用自上而下（topdown）的设计方法，利用硬件

描述语言（HDL）的硬件电路设计方法采用自下而上（bottomup）的设计方法。

（）传统的系统硬件设计方法是采用自下而上（bottomup）的设计方法，利用硬

件描述语言（HDL）的硬件电路设计方法采用自上而下（topdown）的设计方法

10、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体

（√）

11、一个VHAL程序中仅能使用一个进程（process）语句。

（）可以使用多个进程语句。

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12、VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三

者的优先级是相同的。

（）逻辑运算符关系运算符乘法运算二、改错题

1、已知sel为STD_LOGC_VECTOR(1DOWNTO0)类型的信号，而a、b、c、d、

q均为STD_LOGC类型的信号，请判断下面给出的CASE语句程序片段：lCASEselSl

WHEN“00”=q=a；lWHEN“01”=q=b；lWHEN“10”=q=c；l

WHEN“11”=q=d；lENDCASE；l答案：CASE语句缺“WHENOTHERS”语

句。

2、已知data_in1,data_in2为STD_LOGC_VECTOR(15DOWNTO0)

类型的输入端口，data_out为STD_LOGC_VECTOR(15DOWNTO0)类型的输出端

口，add_sub为STD_LOGC类型的输入端口，请判断下面给出的程序片段：lLBRARY

EEE；lUSEEEE、STD_LOGC_11

64、ALL；lENTTYaddSlPORT（data_in1,data_in2：NNTEGER；l

data_out：OUTNTEGER）；lENDadd；lARCHTECTUREadd_archOFaddSl

CONSTANTa:NTEGER=2；lBEGNldata_out=(data_in1+data_in2)

*a；lENDaddsub_arch；答案：常量声明时赋初值的“=”符号