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基于CycloneIIIFPGA的DDR2接口设计分析

基于CycloneIIIFPGA的DDR2接口设计分析

Time:2011-04-1311:28:30Author:Source:中电网广东

省食品药品职业技术学校梁华英华南师范大学附属中学

高文强DDRSDRAM是DoubleDataRateSDRAM的缩写，

即双倍速率同步动态随机存储器。DDR内存是在SDRAM

内存基础上发展而来的，能够在时钟的上升沿和下降沿各传

输一次数据，可以在与SDRAM相同的总线时钟频率下达到

更高的数据传输率。虽然DDR2和DDR一样,都采用相同采

样方式进行数据传输，DDR2拥有两倍于DDR的预读取

系统命令数据的能力。也就是说，在同样100MHz的工作频

率下，DDR的实际频率为200MHz，而DDR2则可以达到

400MHz。DDR2还引入了三项新的技术，它们是OCD、ODT

和PostCAS。我们的设计（图1）采用Alter公司Cyclone

III系列型号为EP3C16F484C6N的FPGA作为控制器，以

Micron公司生产的型号为MT47H16M16BG-5E（16M×16bit）

的DDR2SDRAM为存储器。用一个IP核完成对4片DDR2

的控制（带宽为64bit），且DDR2的最高速率可达200MHz，

以此完成对数据的高速大容量存储。由于采用一个DDR2的

IP核进行控制，所以4片DDR2以地址和控制线共用、数

据线独立的方式进行管脚连接。图1接口总框图EP3C16

只有TOP和BOTTOM边的BANK支持200MHzDDR2接

口（因为DDR2管脚的特殊要求，DQS、DQ、DM管脚在

FPGA上都需要专用管脚），且最高速率可达200MHz。表1

中ColumnI/O是指Top和BottomI/O，RowI/O是指Right

和LeftI/O。Hybridmode是指由Column和RowI/O混合。

从表1中可以看出，CycloneIII只有6系列的FPGA在Top

和BottomBANK才支持200MHz频率的DDR2。为了满足

设计要求，我们将4片DDR2分别挂在FPGA的Top和

Bottom的4个BANK。从表2中可以看到，EP3C16F484

封装系列的FPGA每个边所支持的DQS和DQ组。因为在

DDR中若干个DQ是由一个DQS进行采样的，所以FPGA

以若干个DQ和一个DQS为最小单位进行分组。表1FPGA

BANK管脚速度表2FPGABANKDQ如Numberof×8

Groups，其中×8就是指8个DQ，一个DQS即和8个DQ

组成一个Group（即这8个DQ由这一个DQS进行采样）。

FPGA分别有Left、Right、Top和Bottom四边，其表示FPGA

的每边都支持4个DQS和DQ组，而每一边有两个Bank，

即每个Bank都支持两个×8架构的DQS和DQ组。图2展

示了FPGA的DQS和DQ组的分配。由于设计中采用Top

和Bottom边的Bank，这里以第3个Bank的DQS为例进

行说明。在图2可以看到，FPGA的Bank3有三个DQS，

分别为DQS1B、DQS3B和DQS5B。由于每组DQ都要和

各自对应的DQS配对，所以理论上DQS1B应该和DQ1B

为一组，DQS3B应该和DQ3B为一组，DQS5B应该和DQ5B

为一组。图2FPGABANKDQS/DQ表3中展示了FPGA

管脚中的DQ分配。可以看到，对于×8架构的DDR2，Bank3

只有DQ3B和DQ5B，且DQ3B和DQ5B各自都有9个，

DQS1B其实没有属于自己的DQ。其实在Bank4中还有1

个DQS2B和8个DQ2B，1个DQS4B和8个DQ4B。而

对于×16架构的DDR2，则有18个DQ3B和1个DQ5B，

DQS1B没有属于自己的DQ，其实在Bank4中还有17个

DQ5B，这样在Bank3和B