数字逻辑课程设计.docVIP

数字逻辑课程设计

学院

班级

姓名

学号

指导老师

完成日期2013年7月11日

数字逻辑课程设计

设计目的

学会应用数字系统设计方法进行电路设计；

进一步提高QUARTUSII软件的开发应用能力；

提高VHDL进行综合设计的能力；

培养学生书写综合实验报告的能力。

设计任务及要求

拥有正常的时、分、秒计时功能。

能利用实验板上的按键实现时间校对功能。

利用扬声器实现整点报时功能，。

闹钟功能〔选做〕。

计时、校时及闹钟设定的正常显示。

在QuartusⅡ环境下，使用VHDL语言编程并画出电路图完成层次化设计过程，仿真重要的功能模块并锁定管脚。

将设计结果下载到实验板上验证设计课题的正确性。

三、设计思路〔各模块设计方法、仿真波形截图及解释、程序段分析〕

3.1计时模块

设计原理

计小时：24进制计数器；计分，计秒：60进制计数器。

计时间过程：计秒：1hz技术脉冲，0~59循环计数，计数至59时产生进位信号；

计分：以秒计数器进位信号作为计分计数脉冲，0~59循环计数，计数至59时产生进位信号；

计时：以计分计数器进位信号作为计时计数脉冲，0~23循环计数，

计数至23时清0。

源程序

24进制

--封多多4111109009

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitycnt24is

port(clk:instd_logic;

ql,qh:outstd_logic_vector(3downto0);

tc:outstd_logic);

endcnt24;

architectureoneofcnt24is

begin

process(clk)

variableqli,qhi:std_logic_vector(3downto0);

begin

ifclkeventandclk=1then

qli:=qli+1;

tc=0;

ifqli=1010then

qhi:=qhi+1;

qli:=0000;

endif;

if(qhi=0010)and(qli=0100)then

tc=1;

qhi:=0000;

qli:=0000;

endif;

endif;

ql=qli;

qh=qhi;

endprocess;

endone;

60进制

--封多多4111109009

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitycnt60is

port(clk,clr:instd_logic;

qh,ql:outstd_logic_vector(3downto0);

tc:outstd_logic);

endcnt60;

architectureoneofcnt60is

begin

process(clk,clr)

variablech,cl:std_logic_vector(3downto0);

variablec:std_logic;

begin

ifclr=0then

ch:=0000;cl:=0000;

elsifclkeventandclk=1then

ifch=0101andcl=1001then

ch:=0000;cl:=0000;c:=1;

elsifcl1001thencl:=cl+1;c:=0;

elsifcl=1001thencl:=0000;ch:=ch+1;c:=0;

endif;

endif;

tc=c;

qh=ch;

ql=cl;

endprocess;

endone;

生成器件