先进晶圆级封装技术之五大要素.docxVIP

追溯芯片封装历史，将单个单元从整个晶圆中切割下来再进行后续封装测试的方式一直以来都是半导体芯片制造的“规定范式”。然而，随着芯片制造成本的飞速提升以及消费市场对于芯片性能的不断追求，人们开始意识到革新先进封装技术的必要性。

对传统封装方式的改革创新，促成了晶圆级封装技术（WaferLevelPackage，WLP）的“应运而生”。

晶圆级封装技术可定义为：直接在晶圆上进行大部分或全部的封装、测试程序，然后再进行安装焊球并切割，产出一颗颗的IC成品单元（如下图所示）。

晶圆级封装技术与打线型（Wire-Bond）和倒装型（Flip-Chip）封装技术相比，能省去打金属线、外延引脚（如QFP）、基板或引线框等工序，所以具备封装尺寸小、电气性能好的优势。

封装行业的领跑者们大多基于晶圆模式来批量生产先进晶圆级封装产品，不但可利用现有的晶圆级制造设备来完成主体封装制程的操作，而且让封装结构、芯片布局的设计并行成为现实，进而显著缩短了设计和生产周期，降低了整体项目成本。

先进晶圆级封装的主要优势包括：

缩短设计和生产周期，降低整体项目成本；

在晶圆级实现高密度I/O互联，缩小线距；

优化电、热特性，尤其适用于射频/微波、高速信号传输、超低功耗等应用；

封装尺寸更小、用料更少，与轻薄、短小、价优的智能手机、可穿戴类产品达到完美契合；

实现多功能整合，如系统级封装（SysteminPackage，SiP）、集成无源件（IntegratedPassiveDevices，IPD）等。

需要强调的一点是，与打线型封装技术不同，用晶圆级封装技术来实现腔内信号布线（InternalSignalRouting）有多个选项：晶圆级凸块（WaferBumping）技术、再分布层（Re-DistributionLayer）技术、硅介层（SiliconInterposer）技术、硅穿孔（ThroughSiliconVia）技术等。

先进晶圆级封装技术，主要包括了五大要素：

晶圆级凸块（WaferBumping）技术；

扇入型（Fan-In）晶圆级封装技术；

扇出型（Fan-Out）晶圆级封装技术；

2.5D晶圆级封装技术（包含IPD）；

3D晶圆级封装技术（包含IPD）。

作为芯片封装行业内的先锋，随着芯片尺寸和光刻节点缩小，长电科技正在全面推进晶圆级封装技术各细分领域的技术研发。在晶圆级凸块技术、扇入型晶圆级封装技术、扇出型晶圆级封装技术、2.5D和3D晶圆级封装技术领域，长电科技都有着足够完善的集成解决方案。

晶圆凸块（WaferBumping），顾名思义，即是在切割晶圆之前，于晶圆的预设位置上形成或安装焊球（亦称凸块）。晶圆凸块是实现芯片与PCB或基板（Substrate）互连的关键技术。凸块的选材、构造、尺寸设计，受多种因素影响，如封装大小、成本及电气、机械、散热等性能要求。

在晶圆凸点设计和工艺流程等方面具有丰富的经验，业务涵盖印刷型凸点（PrintedBump）技术、共晶电镀型落球（BallDropwithEutecticPlating）技术、无铅合金（Lead-FreeAlloy）及铜支柱合金（Copper-PillarAlloy）凸点技术等，并经量产验证适用于8英寸（200mm）和12英寸（300mm）大小的标准硅晶圆。下图所示为几款典型的晶圆凸块实例：

扇入型晶圆级封装（Fan-InWaferLevelPackage，FIWLP）技术，业内亦称晶圆级芯片规模封装（WaferLevelChipScalePackage，WLCSP）技术，是当今各类晶圆级封装技术中的主力。近两年，扇入型晶圆级封装产品的全球出货量都保持在每年三百亿颗以上，主要供给手机、智能穿戴等便携型电子产品市场。

随着便携型电子产品的空间不断缩小、工作频率日益升高及功能需求的多样化，芯片输入/输出（I/O）信号接口的数目大幅增加，凸块及焊球间距（BumpPitchBallPitch）的精密程度要求渐趋严格，再分布层（RDL）技术的量产良率也因此越发受重视。在这种背景下，扇出型封装（Fan-OutWaferLevelPackage，FOWLP）及扇入扇出混合型（HybridFan-In/Fan-Out）等高端晶圆级封装技术应运而生。下图所示为FIWLP（左）、FOWLP（右）的典型结构：

在晶圆级封装制程里,再分布层（ReDistributionLayer,RDL）技术主要用于在裸芯（BareDie）和焊球之间重新规划（也可理解为优化）信号布线、传输的路径，以达到将晶圆级封装产品的信号互联密度、整体灵活度最大化的目的。RDL的技术核心，简单来说就是在原本的晶圆上附