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芜湖职业技术学院精品资源线下开放课程《FPGA应用技术》芜湖职业技术学院FPGA应用技术讲课教师：杨会伟芜湖职业技术学院第5章任务与函数、进程任务函数进程Verilog代码书写规范芜湖职业技术学院5.3进程在verilog硬件设计中，进程是一个很重要的概念。1.进程行为模型的本质是进程。一个进程可以被看做是一个独立的运行单元，它可能很简单，也可能很复杂，我们可以将数字系统的行为看作很多有机结合的进程的集合。芜湖职业技术学院在VerilogHDL中，描述进程的基本语句是always和initial。always过程反复执行其中的块语句，而initial过程中的语句块只执行一次。除了always和initial过程块外，一个assign赋值语句、一个实例元件的调用都可以看作是一个进程。所以，一个Verilog模块中有如下表示进程的方式。always过程块initial过程assign赋值语句元件例化，如anda1(out,a,b);芜湖职业技术学院进程只有两种状态，即执行态和等待状态。进程是否进入执行态，取决于是否满足特定的条件，如敏感变量是否发生变化。一旦满足条件，进程即进入执行状态。当该进程执行完毕或遇到停止语句后，即停止执行，自动返回到起始语句，进入等待状态。进程一般由敏感信号的变化来启动各个进程之间通过信号线进行通信。多个进程之所以能同步并发运行，一个很重要的原因就是有进程之间的信号线的通信和协议。一个进程中只允许描述对应于一个时钟信号的同步时序逻辑。进程之间是并发执行的。两个或更多个“always”过程块、“assign”持续赋值语句、实例元件调用等操作都是同时执行的。2.进程的特点芜湖职业技术学院3.进程间的通信在进行数字系统设计时，设计进程时应该注意以下几点：将硬件电路的行为以合理的方式映射为一些进程，对每个进程，以最有效的方式进行设计，以最合理的方式描述并实现。将组合逻辑实现的电路和用时序逻辑实现的电路应尽量分配到不同的进程中多个进程之间通过信号线进行通信。在设计中，为了使多个进程协调运行，我们可以设置一些握手信号，在进程中检测这些握手信号的状态，以决定是否进行必要的操作。在有的设计中，这种握手信号的协议是必不可少的。芜湖职业技术学院当一个系统中包含有几个进程时，我们必须使它们同步，尤其是当不同的进程有共享数据的时候，这一点显得尤其重要。原因是进程A并不知道进程B当前处于什么状态，其数据是否已处理完毕，因此进程B最好能给出一个信号来指明状态的信息，在进程A中检测该信号的状态，以进行合适的操作。由此可考虑采用一种通信机模型，用握手信号来实现两个进程间的通信与协调。用握手信号实现两个进程间的通信与协调芜湖职业技术学院5.4Verilog代码书写规范代码书写规范涵盖面很广，还涉及很多细节问题，这些需要在实际编写过程中加以考虑。虽然代码规范不是绝对的，需要用户灵活处理，但是在一个项目组内部、一个项目的进程中，应该有一套完备的代码书写规范来作为约束，使代码整洁且具备良好的可读性。接下来讲解一些代码书写规范的基本要点，以供参考。芜湖职业技术学院1.信号命名规则信号命名规则在团队开发中占据着重要的地位，统一、有序的命名能大幅减少设计人员之间的冗余工作，还可便于团队成员对缩写代码进行差错和验证。比较著名的信号命名规则当推Microsoft公司的“匈牙利”法。该命名规则的主要思想是“在变量名和函数名中加入前缀，以增进人们对程序的理解”。例如：所有的字符变量均以ch为前缀；若是常数变量，则追加前缀c。信号命名的整天要求为：命名字符具有一定的意义，直白易懂，且项目命名规则唯一。对于HDL设计，设计人员还需要注意以下命名规则。芜湖职业技术学院系统级信号的命名系统级信号指复位信号、置位信号、时钟信号等需要输送到各个模块的全局信号。系统信号以字符串sys或syn开头；时钟信号以clk开头，并在后面添加相应的频率值；复位信号一般以rst或reset信号开头；置位信号以st或set开头。典型的信号命名方式如下所示：wire[7:0]sys_dout,sys_in;wireclk_768MHz;wirereset;wirest_counter;芜湖职业技术学院低电平有效的信号命名对于低电平有效的信号后一律加下划线和字母n。如：wireSysRst_n;wireFifoFull_n;芜湖职业技术学院经过锁存器锁存后的信号