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芜湖职业技术学院精品资源线下开放课程《FPGA应用技术》芜湖职业技术学院FPGA应用技术讲课教师：杨会伟芜湖职业技术学院第7章基本时序电路VerilogHDL设计基本时序电路设计方法D触发器和JK触发器锁存器与寄存器计数器分频器芜湖职业技术学院所谓锁存器(Latch)，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。锁存器是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制其与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个I/O口既能输出也能输入的问题。由若干个钟控D触发器构成的一次能存储多位二进制代码的时序逻辑电路，叫锁存器件。7.3锁存器和寄存器1.数据锁存器芜湖职业技术学院2.数据锁存器Verilog语言设计数据流的方式描述assignassginout=触发条件?表达式1：表达式2always过程语句描述always@(电平敏感型信号)begin多采用阻塞赋值语句…=…end芜湖职业技术学院例1：数据锁存器1用数据流的方式描述一个电平敏感的数据锁存器，该锁存器只锁存1位数据。综合结果芜湖职业技术学院例2：数据锁存器2带置位和复位端的电平敏感型的1位数据锁存器，采用数据流描述方式。芜湖职业技术学院例3：数据锁存器3用always过程语句描述的一个电平敏感型数据锁存器，一次锁存8位数据。芜湖职业技术学院3.数据寄存器数据锁存器和数据寄存器的区别,从寄存数据的角度看，锁存器和寄存器的功能是相同的，两者的区别在于：锁存器一般由电平信号来控制，属于电平敏感型，而寄存器一般由同步时钟边沿信号控制。两者有不同的使用场合，主要取决于控制方式及控制信号和数据信号之间的时序关系：若数据有效滞后于控制信号有效，则只能用锁存器；若数据提前于控制信号，则可以选择寄存器来存放数据。芜湖职业技术学院4.数据寄存器Verilog语言设计always过程语句描述always@(边沿敏感型信号)begin多采用非阻塞赋值语句…=…end芜湖职业技术学院例5：设计一个8位数据寄存器该寄存器每次对8位并行输入的数据信号进行同步寄存，还具有异步清零端，只要该端口为高电平，寄存器输出端立刻变为0。右端程序稍加修改，可将寄存器变为10位、16位或32位宽度。芜湖职业技术学院综合结果芜湖职业技术学院5.移位寄存器逻辑功能：移位寄存器是既能寄存数码，又能在时钟脉冲的作用下，使数码向更高位或低位移动的逻辑功能部件。移位寄存器不仅用来存储数据，还可以实现数据传输格式的变换，以及实现数的加、减、乘、除运算等，应用十分广泛。分类：(1)根据移位功能不同单向移位寄存器双向移位寄存器左移位寄存器右移位寄存器芜湖职业技术学院(2)根据输入/输出方式不同串入并出移位寄存器串入串出移位寄存器并入并出移位寄存器并入串出移位寄存器芜湖职业技术学院例6：设计一个8位移位寄存器。有一个时钟输入端(clk)、一个同步清零端(clr)。信号串行输入(din),8位并行输出(dout)，每个时钟周期内输出信号左移一位，同时将串行输入的一位补充到输出信号的最低位。芜湖职业技术学院综合结果芜湖职业技术学院**
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