用一位全加器设计8位串、并行的加法计数器.pdfVIP

1.只用一个1位二进制全加器为基本元件和一些辅

助的时序电路，设计一个8位串行二进制全加器

半加器（VHDL)

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYh_adderIS

PORT(a,b:INSTD_LOGIC;

co,so:OUTSTD_LOGIC);

ENDENTITYh_adder;

ARCHITECTUREoneOFh_adderIS

BEGIN

so=NOT(aXOR(NOTb));co=aANDb;

ENDARCHITECTUREone;

D触发器（VHDL）

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYDFF1IS

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;

Q:OUTSTD_LOGIC);

END;

ARCHITECTUREbhvOFDFF1IS

SIGNALQ1:STD_LOGIC;

BEGIN

PROCESS(CLK,D)

BEGIN

IFCLK=1

THENQ1=D;

ENDIF;

ENDPROCESS;

Q=Q1;

ENDbhv;

串并移位寄存器

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYSHFRT1IS

PORT(CLK,LOAD:INSTD_LOGIC;

DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);

QB:OUTSTD_LOGIC);

ENDSHFRT1;

ARCHITECTUREbehavOFSHFRT1IS

BEGIN

PROCESS(CLK,LOAD)

VARIABLEREG8:STD_LOGIC_VECTOR(7DOWNTO0);

BEGIN

IFCLKEVENTANDCLK=1THEN

IFLOAD=1THENREG8:=DIN;

ELSEREG8(6DOWNTO0):=REG8(7DOWNTO1);

ENDIF;

ENDIF;

QB=REG8(0);

ENDPROCESS;

ENDbehav;

并串移位寄存器

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYSHFRTIS

PORT(CLK:INSTD_LOGIC;

DIN:OUTSTD_LOGIC_VECTOR(15DOWNTO8);

QB:INSTD_LOGIC);

ENDSHFRT;

ARCHITECTUREbehavOFSHFRTIS

BEGIN

PROCESS(CLK)

VARIABLEREG8:STD_LOGIC_VECTOR(15DOWNTO8);

BEGIN

IFCLKEVENTANDCLK=1

THENREG8(8):=QB;

REG8(15DOWNTO9):=REG8(14DOWNTO8);

ENDIF;

ENDPROCESS;

ENDbehav;

2.用一位全加器为基本单元设计8位并行的全加器

VHDL源程序代码

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYH_ADDERIS

PORT(A,B:INSTD_LOGIC;

CO,SO:OUTSTD_LOGIC);

ENDENTITYH_ADDER;

ARCHITECTUREFH1OFH_ADDERIS

BEGIN

SO=NOT(AXOR(NOTB));

CO=AANDB;

ENDARCHITECTUREFH1;

程序2：一位二进制全加器设计顶层描述

功能：程序功能简介

VHDL源程序代码

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYF_ADDERIS