高速乘法器的性能比较简介对基于阵列乘法器修正布斯算法(mba)乘法.pdfVIP

高速乘法器的性能比较

简介：对基于阵列乘法器、修正布斯算法(MBA)乘法器、华莱士(WT)乘法器和

MBA-WT混合乘法器的四种架构的32位乘法器性能进行了比较，在选择乘法器时,

应根据实际应用,从面积、速度、功耗等角度权衡考虑

乘法是数字信号处理中重要的基本运算。在图像、语音、加密等数字信号处理领域,

乘法器扮演着重要的角色,并在很大程度上左右着系统性能。随着实时信号处理的

提出和集成电路工艺水平的进步,人们开始致力于高速乘法器设计。

最初,阵列乘法采用移位与求和算法,部分乘积项(PartialProduct,PP)数目

决定了求和运算的次数,直接影响乘法器的速度。修正布斯算法(ModifiedBooth

Algorithm,MBA)对乘数重新编码,以压缩PP。华莱士树(WallaceTree,WT)结构

改变求和方式,将求和级数从O(N)降为O(logN),提高了运算速度,但是WT存在结构

不规整,布线困难的缺点。用4:2压缩器(4:2compressor)代替全加器(FA)可以解

决这一问题。将MBA算法和WT结构的优点相结合,形成了MBA-WT乘法器。

以下1～4节将分别介绍阵列乘法器、MBA乘法器、WT乘法器、MBAWT乘法

器。最后对四种乘法器的性能进行比较,并总结全文。

1阵列乘法器

阵列乘法器基于移位与求和算法。被乘数与乘数中的某一位相乘,产生一组

PP,将该组PP移位,使LSB与乘数对应位对齐;求出全部PP,并相应移位;对所有PP

求和,得到乘积。因此,加法阵列结构非常重要。CRA(CarryRippleAer)存在进

位问题,运算速度慢。CSA(CarrySaveAer)将本级进位传至下级,求和速度快,

且速度与字长无关。阵列乘法器中,CSA把PP阵列缩减至Sum和Carry两项,再用

高速加法器求和得积。阵列乘法器结构规范,利于布局布线。

因为乘数和被乘数可正、可负,所以一般用二进制补码表示,以简化加、减运

算。补码运算需要符号扩展,符号扩展宽度与加法器结构有关。对于CRA,加数和被

加数符号扩展至本级和的最高位;对于CSA,扩展至两数最高位对齐。符号扩展增加

了符号位扇出,使电容负载不平衡,影响电路整体速度;需要冗余的加法器,扩大了

［1］

版图面积。符号扩展问题可用以下算法解决。假设P=A、P=B,求A+B:①将A符

12

号位扩展一位,对扩展位取反;②将B符号位取反;③在B符号位左边添1;④求

和。

假设两个6位部分积A、B相加,需扩展一位符号位,如图1(a)所示;采用新算

法后,计算式如图1(b)所示;相应6×6乘法器电路如图1(c)所示。

2MBA乘法器

求和是乘法运算中最耗时步骤。缩减PP数目是提高乘法运算速度的方法之一。

阵列乘法中PP数目与乘数位数相等。MBA算法通过对乘数重新编码,压缩PP数目,

以提高运算速度。压缩率取决于编码方法,如果采用三位编码,可压缩一半PP。考

虑到编码电路的引入,乘法器速度的提高是有限的。基于MBA的乘法器架构如图2

所示。

MBA算法描述如下:假设A为被乘数、B为乘数,均采用二进制补码表示:

按式(3),对乘数B重新编码,编码后B可用式(4)表示。

(n为偶数;若n为奇数,则B符号扩展一位)

如式(5)所示,A×B运算所需加法次数减少了一半。注意,求和时,K相对于

i+1A

KA需左移两位。

i

3WT乘法器

树型结构可以减少求和级数,是提高乘法运算速度的另一方法。1961

年,Wallace提出的WT结构是其中最著名的一种。它对于16位以上的乘法运算尤

其适用。