电子科技大学ASIC学习文档.pptx

数字集成电路与系统设计

（DigitalIntegratedCircuitandSystemDesign)

陈亦欧电子科技大学通信抗干扰技术国家级重点实验室DigitalIntegratedCircuitandSystemDesign1

第4章Verilog逻辑设计介绍组合逻辑的结构化模型结构化模型的设计思路Verilog原语Verilog模块Verilog端口、标识符与向量自顶而下的设计方法数据类型与赋值语句Verilog的运算符与传播延时测试方法与测试平台组合逻辑与时序逻辑的Verilog真值表模型DigitalIntegratedCircuitandSystemDesign2

硬件描述语言

(HardwareDescriptionLanguage)硬件描述语言(HDL)是进行电路设计、验证和综合的载体具有系统建模及组合与时序电路仿真的功能使用HDL的设计者需要：编写描述电路的程序编译程序，验证语法的正确性对模型及其设计功能进行仿真验证广泛使用的HDL有两类：VerilogHDL，VHDL这两类都是IEEE标准ASIC和FPGA综合工具同时支持这两类语言3

4.1组合逻辑的结构化模型Verilog模型将电路功能封装成具有输入-输出的行为级或结构化模型行为级模型通过对信号的行为进行描述来建模只关心电路的功能，不关心电路的具体实现形式结构化模型通过对电路层次和组成结构进行描述来建模，即通过对功能单元（逻辑门、模块等）进行例化，并使用线网连接各部分来构成一个模块的结构结构化设计类似于创建电路图4

moduleAdd_half(outputc_out,sum,inputa,b);xor(sum,a,b);and(c_out,a,b);endmoduleassignsum=a^b;assignc_out=ab;AnHDLstructuralmodelStructureModelingConsistsofPrimitive(BasicUnit):LogicGates,Switches…UDP(UserDefinedPrimitives)ModuleSchematicandVerilogdescriptionofahalfaddersum=a’b+ab’c_out=ab5

AnAOIcircuitanditsVerilogmodel(a)IEEE1364-1995syntax(b)IEEE1364-2001,2005syntax6

4.1.1VerilogPrimitivesandDesignEncapsulationVerilog有26个预定义的门原语，描述基本的逻辑功能7

条件缓冲器与条件反相器8

VerilogPrimitives原语是用于构成设计的最基本的功能单元通过真值表把原语的功能表示成语言形式，真值表定义了原语的输出与输入之间的关系仿真过程中，仿真器使用内置的真值表来确定原语的输出值原语通过端口和外部环境相连原语的输出端口放在端口列表的最前面，后面跟输入端口例子:three-inputnandgate9

Example:AMultiplexerwithTri-StateBuffersmoduletrimux(inputi0,i1,sel,outputy);wiresel1;notg0(sel1,sel);bufif1g1(y,i0,sel1),g2(y,i1,sel);endmodule当sel为0时，输出y为i0当sel为1时，输出y为i110

Verilog模块模块是硬件系统和测试平台的主体结构模块封装在后缀名为v的文件里，以关键字module开头，endmodule结束模块里包含：端口列表模块功能描述时序及其他属性描述关键字module后面紧跟模块名称以及端口列表（端口列表由圆括号括起）11

HardwareModulesKeywordVariables,wires,andmoduleparametersdeclarationFunctionalspecificationofthemoduleListofportsFunctionalspecificationofthemoduleListofportsKeywordmoduleAdd_half(sum,c_out,a,b); inputa,b; outputc_out,sum; xor(sum,a,b); and(c_out,a,b);