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时序逻辑电路设计姓名：学号：

一、实验目的

1.加深理解时序电路的工作原理。

2.学习时序电路的设计与调试。

3.了解时序集成电路的应用。

二、实验原理

1.用JK触发器设计同步六进制加法计数器

根据时序逻辑电路的设计思路，设计的步骤基本如下：

(a)根据功能画出状态转换图

(b)列出状态转换表，得出对JK的要求

(c)用卡诺图求得J、K的逻辑函数表达式为：J2=Q0Q1,K2=Q0,J1=（Q2非）Q0,K1=Q0,J0=K0=1;

(d)最后得到如下所示的逻辑电路图：

2.中规模集成计数器设计六进制加法计数器

(a)74HC161引脚排列：

74HC161163完全相同，功能上74HC161是异步清零，同步置数。

(b)74HC161功能表:

(c)反馈清零法：

中规模集成计数器有清零端、置数端、数据输入端、进位借位输出端、扩展控制端等，利用这些端可以把

中规模集成计数器连接成各种进制的计数器。

在正常计数时，清零端CR或CR非应在高电平（或低电平），当计到某个数时，清零端变为低电平，然

后又回到高电平，计数器重新开始计数。

具体步骤：

①确定N进制计数器的SN代码；

②求出CR（或CR非）的控制逻辑关系；

③画出逻辑电路图。

由于161是异步清零，所以当计数状态达到0110时，清零端应该仍为高电平，只有当状态进入0111时，

清零端为“0”，立刻将计数器状态清为0000，然后清零端又恢复高电平，并重新开始下一轮计数。

这里S7=Q3Q2Q1Q0=0111，CR=Q2Q1Q0,逻辑电路图如下：

(d)反馈置数法

①画出计数器的状态转换图，与前面一样；

②将状态图中的最小数从预置数输入端输入，最大数状态作置数控制，求出置数控制端LD或LD非的

逻辑函数（指加法计数）；方法同清零法。

③画出逻辑电路图如下。

三、实验器材与注意事项

实验器材：74LS107型JK触发器、和74LS11三输入与门、74LS161中规模集成计数器、74LS00、示波器。

注意事项：

1.同步清零、同步置数在“清零”端、“置数”端加上规定的逻辑电平外，还需要CP脉冲；而异步清零、

异步置数只要在“清零”端、“置数”端加上规定的逻辑电平即可，不需要加时钟脉冲CP。

2.异步置数时，置数控制函数式应取计数循环中最大数加1。

3.实验前应检查芯片的逻辑功能。

4.由于实验箱上1Hz、1kHz信号驱动能力有限，可在1kHz信号后接非门以增强驱动能力。

四、实验内容与操作步骤

1.触发器同步六进制加法计数器实验

(a)连接好电路，输出连发光管，用手控脉冲作为计数脉冲进行调试。

(b)输出连数码管模块的CBA，计数脉冲用1Hz信号，观察显示结果。

(c)加入1kHz的方波作为计数脉冲，用示波器观察CP及3个输出端的波形。

(d)检查电路能否自启动。先将输出置成无效态，然后再加入计数脉冲。

装2.中规模集成计数器构成的同步六进制加法计数器实验

用反馈清零法连接好十六进制加法计数电路，输出连发光管，用手控脉冲作为计数脉冲进行调试，观察10，

订11，12，13，14，15对应的数码管数字形状。

线五、实验数据与结果分析

1.触发器同步六进制加法计数器实验

(a)按实验原理中的步骤连接好电路后，输出连数码管，用手控脉冲作为计数脉冲进行调试，获得了如下的

数码管显示，符合预期。

手控脉冲数触发器状态Q2Q1Q0数码管显示

0（初始状态）0000

10011

20102

3011