FPGA设计与应用-课程总结.pptx

期末考试安排;第一章

EDA技术简介;EDA：ElectronicDesignAutomation

EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言HDL为系统逻辑描述的表达方式，以计算机、大规模可编程逻辑器件开发平台为设计工具，自动地完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成电路(ASIC)芯片的技术。

EDA技术融合硬件实现方面、计算机辅助工程方面和现代电子学方面多学科于一体，打破了软件和硬件间的界限，使计算机软件技术与硬件实现合二为一。;Top-down;典型的EDA设计流程;VHDL

仿真器;第二章

可编程逻辑器件基础;2.1.2可编程逻辑器件的分类;一.电路符号表示;二.与-或阵列;;;;第三章

VHDL基本概念;VerilogHDL与VHDL的比较;VHDL语言的程序结构;“实体说明”部分给出了器件nand2的外部引脚(PORT)，如图所示。a、b为输入引脚，y为输出引脚，数据类型均为BIT。BIT指的是1位二进制数，只有2两种逻辑取值“0”和“1”。;实体说明;一、类属参数说明语句(GENERIC);二、端口说明(PORT);一、结构体的一般书写格式;一、库(LIBRARY);二、程序包;库名;配置;第四章

VHDL词法基础;一、标识符;VHDL常用的数据类型可以分成4类：标量型、符合型、存取型和文件型。这些数据类型又可分成预定义数据类型和自定义数据类型。;;②操作符之间有优先级别。当一条VHDL语句中含有多个操作符时，需要使用括号将这些操作符分组，优先级别高的操作符首先被执行。所以在编程时应注意括号的正确使用。;数据对象;第五章

VHDL基本语句;VHDL的顺序语句;1．赋值语句;2．IF语句;第三种格式(多分支结构)

IF条件表达式THEN

顺序语句;

ELSIF条件表达式THEN

顺序语句;

…

ELSE

顺序语句;

ENDIF;;3．CASE语句;4．LOOP语句;;;VHDL的并行语句;进程语句的书写格式为：;(3)进程说明语句。进程说明语句用于对该进程内所用到的“局部数据”???行定义(如常数、变量、信号等)，这里所说的“局部数据”就是该数据只对本进程有效，只能用于本进程内，不可用于其他进程或并行语句中。若想把“局部数据”带出进程，则必须把该数据传递给“全局信号”(在结构体说明语句或实体说明部分所定义的信号)，由“全局信号”带出该进程并可为其他进程或并行语句所使用。;3、并行信号赋值语句;(2)选择信号赋值语句;(3)条件信号赋值语句;元件例化语句通常由元件声明和元件例化两部分组成。语句书写格式如下：;①第一部分的“元件声明”，是对预先设计好的元件的定义语句，相当于对一个已有的设计实体进行封装，使其只留出对外的接口界面，也就像一个集成芯片只对外留出几个引脚一样。“类属表”可定义一些参数；“端口信息”可列出已有元件端口的名称、模式、数据类型。该部分可放在结构体中“语句说明部分”。;③已有元件的“端口名”与当前系统的“连接端口名”的关联描述有两种方式。

一种是上述方式，在这种方式下，已有元件的“端口名”、关联符号“=”都是必须存在的，“端口名=连接端口名”在PORTMAP语句中的位置可以是任意的；

另一种是位置关联方式，在这种方式下，“端口名”和“=”都可省去，在PORTMAP子句中只列出当前系统中的“连接端口名”即可，但要求“连接端口名”的排列顺序与“元件声明”中已有元件“端口信息”中所列的端口名排列顺序相同，书写格式为

例化名:元件名PORTMAP(连接端口名1,连接端口名2,…);;5．生成语句(GENERATE);第六章

VHDL程序设计实践;组合逻辑设计;概述:

时序逻辑电路又称为同步电路，基础电路包括触发器、寄存器、计数器。

由数字电路知道，任何时序电路都以时钟为驱动信号，时序电路只是在时钟信号的边沿到来时，其状态才发生改变。因此，时钟信号是时序电路程序的执行条件，时钟信号是时序电路的同步信号。;上升沿到来的条件可写为：

IFclk=1ANDclkLAST_VAULE=0ANDclkE