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(完整)Verilog期末复习题

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Verilog复习题

一、填空题

1。?用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。

?2。?可编程器件分为?CPLD和FPGA.

3。?随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog?HDL

设计当中。

4.?目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。

?5。?完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路.

?6。?阻塞性赋值符号为=，非阻塞性赋值符号为=?。

7．有限状态机分为Moore和Mealy两种类型。

8、EDA缩写的含义为电子设计自动化(ElectronicDesignAutomation)

9．状态机常用状态编码有二进制、格雷码和独热码。

10．VerilogHDL中任务可以调用其他任务和函数。

11．系统函数和任务函数的首字符标志为＄,预编译指令首字符标志为＃.

12．可编程逻辑器件的优化过程主要是对速度和资源的处理过程.

13、大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。

二、选择题

1、已知“a?=1b’1；?b=3b001；那么｛a,b}＝（??C???）

???(A）?4b’0011??(B）?3b’001??(C）?4b1001??(D）?3b101?

2、在verilog中，下列语句哪个不是分支语句？（??D????）??

（A）?if-else?（B）?case??(C）?casez??（D)?repeat??

3、Verilog?HDL语言进行电路设计方法有哪几种（8分）?

①自上而下的设计方法（Top—Down）?

②自下而上的设计方法（Bottom—Up）

?③综合设计的方法

4、在verilog语言中，a=4b’1011，那么???＆a=（D???）???

（A）?4b’1011??（B)?4b1111??(C）?1b1??(D)?1b0?

5、在verilog语言中整型数据与（?C??)位寄存器数据在实际意义上是相同的。

?（A)?8??（B）?16??(C）?32??（D)?64??

6、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C____?。

??A．FPGA全称为复杂可编程逻辑器件;

??B．FPGA是基于乘积项结构的可编程逻辑器件；

??C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D．在Altera公司生产的器件中，MAX7000系列属FPGA结构.

?7。?子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化___B______.

???①流水线设计

?②资源共享

?③逻辑优化

?④串行化

?⑤寄存器配平

??⑥关键?路径法

??A．①③⑤?B．②③④?????C．②⑤⑥??D．①④⑥?

8、下列标识符中，_____A_____是不合法的标识符。

?A．9moon?????B．State0????C．?Not_Ack_0???D．?signall

9、?下列语句中，不属于并行语句的是：____D___?

A.过程语句?????B．assign语句??C．元件例化语句??D．case语句

10、P,Q，R都是4bit的输入矢量,下面哪一种表达形式是正确的5)

1）inputP[3：0],Q，R;

2)inputP,Q，R［3:0];

3）inputP［3:0],Q［3:0],R［3:0］；

4)input[3：0]P，[3：0]Q,[0：3]R;

5)input[3:0］P,Q，R；

11、请根据以下两条语句的执行，最后变量A中的值是___①___。

reg［7：0］A;

A=2hFF；

①8’b0000_0011②8h03③8’b1111_1111④8?

12。?基于EDA软件的FPGA?/?CPLD设计流程为：原理图/HDL文本输入?→??综合????

→___?????__→??????????→适配→编程下载→硬件测试。正确的是?B???????????。?

①功能仿真?②时序仿真?③逻辑综合?④配置?⑤分配管脚????????????

??A．③①?? B．①⑤? ?C．④⑤? D．④②?

三、EDA名词解释（10分）?

ASIC??????专用集成电路????????? RTL????????寄存器传输级

?FPGA??????现场可编程门阵列?????SOPC???????可编程片