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计
计
章
计
图1-a 理想电源下等效电路原理图 图1-b 实际电源下等效电路原理图
由以上两图可分析电源通道的阻抗对负载端噪声的影响。
其实,当电路上存在高频量成分时,如数字逻辑导致的“0”“1”调变、高速时钟及其他高频模拟信号时,电源总线将表现出很大的感抗特性,由于此时的电抗与通过信号的频率成正比,所以电源总线的瞬态阻抗值将远远大于其电阻值,电源总线上将有较大的“压降”或“噪声”。
图2-a 电源总线方案例图
图2-b 电源层方案例图
电源层方案为电路板(PCB)设计提供了一个更接近理想模型的实现途径,它能够最大程度地减小感抗的影响。
加
加
图3-a 理想电容模型
图3-b 实际电容模型
图4-a 实际电容的频率特性
图4-b 相同类型电容的频率特性
表1 几种旁路(滤波)电容 ESL、ESR以次减小
通用型高频COG类多层片状陶瓷电容器,其电容量非常稳定,几乎不随温度、电压和时间的变化而变化。
图6 不同类型电容的频率特性
并联可增加滤波的频率范围。
图7 两电容并联后的频率特性
图8 去耦电容的位置与滤波性能的关系电容放置原则:阻抗最小(总路径最短)。
我们采取的一切措施的是使得当从负载向电源“看”过去的时候,使戴维南模型的阻抗---线路阻抗与电源内阻之和最小。去耦电容的阻抗并联作用大大降低了戴维南模型的阻抗。
计
计
图9-a/b 通过VCC和GNG的信号回路
图9-c 信号交流等效回路
图11 (交流)地平面开口导致最佳回路的破坏
计计
计
计
第一课
第一课
加附铜
加附铜
***关于地弹(groundbounce)
在高速数字电路中,器件封装的引脚电感在器件的输出状态发生改变时的充放电(电流浪涌)作用会在器件内部参考地上产生相应的电位漂移,该漂移称为“地弹”。
“地弹”产生过程的示意图:
此时: 与引脚电流变化成正比!
通常单一输出引脚引起的地弹电压不大,如果同一芯片上到N个容性负载的N个输出引脚同时做相同的状态转换,就会产生一个较大的地弹,此时有可能造成电路故障。
举例观察地弹对电路的影响:地弹造成的双重触发。
Clock的作用是其上升沿锁存数据(锁存后电路的输出等于锁存时刻的电路输入)。
电路内部
电路内部
影响地弹大小的因素:逻辑状态的10%—90%转换时间、转换电压幅度、引脚电感、负载。几种器件的转换时间和电压幅度:
另:14引脚双列直插引脚的电感是8nH, 68引脚双列直插引脚的电感是35nH,68引脚表面封贴引脚的电感是7nH, 锡球式封装一般为0.1nH。
传输线
传输线(相对与驱动线)
Z
0
Z
0
单位是欧姆,且:
该模型忽略了线路电阻,是一个理想模型,另有低损耗模型、趋肤模型。
1/2
1/2
1/2
1/2
1/2
1/2
1/2
1/2
1/2
计
计
带
带
Z
Z
0
微带
其中:
带Z
带
Z
0
计
计
加
Z
Z Z
0
阻抗减小,传输延迟增加。
理想传输线可视为与长度无关的电阻,与长度有关的是传输延迟时间。
理想传输线可视为与长度无关的电阻,与长度有关的是传输延迟时间。
Z0信号218mm
Z
0
信号
218mm
43mm
91mm
19mm
Z
Z
0
Z
L
定性地,在负载端向前和向后
“看”:负载上的电压等于线路压降与反射电压之和。
Z0
Z0
Z
0
传输
Z
0t
应该是:+0.78
Z
0
Z+Z
0 0t
Z
0
信号为:
个
信号为:
Z Z
Z Z
0 L
ZsZ
0
Z
L
图25.a并联端接示意图
图25.b上下拉并联端接示意图 图25.c半上拉并联端接示意图
Z
Z
0
图25.d
图25.d交流并联端接示意图
计
加
Z Z
S 0
Z Z
S 0
Z Z
S
0
Z Z
S 0
图26串联端接示意图
图
图27串联端端点波形示意图
图27 避免传输线布线中的直角弯示意图
图
图28
减少过孔示意图
图29 避免桩线示意图
比
比
30
Z
o
Z
L
Z
S
Z
L
图30 容性串扰示意图
图31 容性串扰电压噪声时延示意图
3.2感性串扰
感性串扰得集总模型如图32,与容性互感的两端噪声电压情况相似,只是负载端为负脉冲(源端发送正脉冲时),见图33。
图32 感性串扰意图
图33感性串扰电压噪声时延示意图感性串扰及反射3.
图33
感性串扰电压噪声时延示意图
感性串扰及反射
源端“短路”状态在完整地平面条件下,感性和容性的串扰电压分量大小基本相同,所以负载端的串扰相互抵消,而两分量在源端叠加,带状线更能够显示出感性和容性的串扰电压分量的平衡,微带线的荣容性幸串扰比感性串扰小,所以其在负载端有一个
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