江苏大学VHDL报告.docVIP

江苏大学VHDL报告

JIANGSUUNIVERSITY

课程实验报告

电子设计自动化实验报告

学院：电气信息工程学院

班级：

学号：

姓名：

2015年10月

实验一半加器和全加器的设计

实验目的

1.熟悉Max+plusⅡ软件的作用

2.学习用图形输入方式和VHDL语言输入方式设计数字电

路

二、实验内容

1.图形输入方式设计半加器

2.VHDL方式设计半加器

libraryieee;

useieee.std_logic_1164.all;

entityhalf_adder11is

port(a,b:instd_logic;

so,co:outstd_logic);

endentityhalf_adder11;

componentor1

port(a,b:instd_logic;

c:outstd_logic);

endcomponent;

signald,e,f:std_logic;

begin

u1:h_aportmap(a=ain,b=bin,co=d,so=e);

u2:h_aportmap(a=e,b=cin,co=f,so=sum);

u3:or1portmap(a=d,b=f,c=cout);

endarchitecturefd1;

设计实现

1.图形输入方式设计半加器

2.VHDL方式设计半加器

3.图形输入方式设计全加器

4.VHDL方式设计全加器

四、仿真波形

半加器：

全加器：

实验二四选一数据选择器的设计

一、实验目的

1.熟悉Max+plusⅡ软件的作用

2.学习用图形输入方式和VHDL语言输入方式设计数字电

路

二、实验内容

If语句

libraryieee;

useieee.std_logic_1164.all;

entitymux41ais

port(a,b,c,d:instd_logic_vector(3downto0);

sel:instd_logic_vector(1downto0);

y:outstd_logic_vector(3downto0));

endmux41a;

architectureoneofmux41ais

begin

process(a,b,c,d,sel)

begin

if(sel=00)theny=a;

elsif(sel=01)theny=b;

elsif(sel=10)theny=c;

elsif(sel=11)theny=d;

endif;

endprocess;

endone;

case语句

libraryieee;

useieee.std_logic_1164.all;

entitymux41bis

port(a,b,c,d:instd_logic_vector(3downto0);

sel:instd_logic_vector(1downto0);

y:outstd_logic_vector(3downto0));

endmux41b;

architectureoneofmux41bis

begin

process(a,b,c,d,sel)

begin

caseselis

when00=y=a;

when01=y=b;

when10=y=c;

when11=y=d;

whenothers=y=null;

endcase;

endprocess;

endone;

when…else语句

libraryieee;

useieee.std_logic_1164.all;

entitymux41cis

port(a,b,c,d:instd_logic_vector(3downto0);

sel:instd_logic_vector(1downto0);

y:outstd_logic_vector(3downto0));

endmux41c;

architectureoneofmux41cis

begin

y=awhensel=00else

bwhensel=01e