单片机上下拉电阻总结(不懂得看过来).docx

含

含2篇文章

上下拉电阻总结〔不懂得看过来〕

一、定义：

上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极〔或漏极〕开路输出型电路〔如一般门电路〕提升电流和电压的力量是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

二、上下拉电阻作用：

1、提高电压准位：a.当TTL电路驱动COMS电路时，假设TTL电路输出的高电平低于COMS电路的最低高电平〔一般为3.5V〕，这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。b.OC门电路必需加上拉电阻，以提高输出的高电平值。

2、加大输出引脚的驱动力量，有的单片机管脚上也常使用上拉电阻。

3、N/Apin防静电、防干扰：在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，供给泄荷通路。同時管脚悬空就比较简洁承受外界的电磁干扰。

4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配简洁引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

5、预设空间状态/缺省电位：在一些CMOS输入端接上或下拉电阻是为了预设缺省电位.当你不用这些引脚的时候,这些输入端下拉接0或上拉接1。在I2C总线等总线上，空闲时的状态是由上下拉电阻获得

6.提高芯片输入信号的噪声容限：输入端假设是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。同样假设输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增加抗干扰力量。

{电源到元件间的叫上拉电阻,作用是寻常使该脚为高电平地到元件间的叫下拉电阻,作用是寻常使该脚为低电平上拉电阻和下拉电阻的范围由器件来定(我们一般用10K)

+Vcc

+ +=上拉电阻

|+-----+

|元件|

|+-----+

+ +=下拉电阻

-Gnd

一般来说上拉或下拉电阻的作用是增大电流，加强电路的驱动力量比方说51的p1口

还有，p0口必需接上拉电阻才可以作为io口使用上拉和下拉的区分是一个为拉电流，一个为灌电流一般来说灌电流比拉电流要大

也就是灌电流驱动力量强一些}

三、上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流力量考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理四、原理：

上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了，在这里是争论的是晶体管是开关应用，所以只谈开关方式。找个TTL器件的资料单独看末级就可以了，内部都有负载电阻依据不同驱动力量和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不行能同种功能芯片做很多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就消灭OC、OD输出的芯片。由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，任凭选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，假设负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避开的，假设电阻选择大又会带来信号上升沿的延时，由于负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。因此设计者在选择上拉电阻值时，要依据系统实际状况在功耗和速度上兼顾。

3.从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:

对芯片输入管脚,假设在系统板上悬空(未与任何输出脚或驱动相接)是比较危急的.由于此时很有可能输入管脚内部电容电荷累积使之到达中间电平(比方1.5V),而使得输入缓冲器的PMOS管和NMOS管同时导通,这样一来就在电源和地之间形成直接通路,产生较大的漏电流,时间一长就可能损坏芯片.并且由于处于中间电平会导致内部电路对其规律(0或1)推断混乱.接上上拉或下拉电阻后,内部点容相应被充(放)电至高(低)电平,内部缓冲器也只有NMOS(PMOS)管导通,不会形成电源到地的直流通路