chapter数字ic后端流程实用.pptx

基于ICC的数字IC后端设计流程;基于ICC的数字IC后端设计流程;DataSetup;DataSetup;DataSetup;DataSetup;DataSetup

PhysicalReferenceLibraries;DataSetup;DataSetup;DataSetup;1.SpecifytheLogicalLibraries;2.Define‘logic0’and‘logic1’;3.Createa“Container”:The

DesignLibrary;4.SpecifyTLU+ParasiticRCModelFiles;TimingisBasedonCellandNetDelays;5.CreateDesignCEL;6.VerifyLogicalLibrariesAreLoaded;7.DefineLogicalPower/GroundConnections;8.ApplyandCheckTimingConstraints;9.RemoveUnwanted“IdealNet/Networks”;10.SavetheDesign;数字IC后端流程

DataSetup

Designplanning

?

Placement

CTS

Route

DFMChipFinishing

?;DesignPlanning;ICCTerminology

Designplanningistheiterativeprocessofcreatingafloorplan。

Achip-levelfloorplanentailsdefining:

Coresize,shapeandplacementrows

Periphery:IO,power,cornerandfillerpadcelllocationsMacrocellplacement

Powergrid(rings,straps,rails)

Aphysicaldesign,orlayout,istheresultofasynthesizednetlistthathasbeenplacedandrouted;CreatePhysical-onlyPadCells;SpecifyPadCellLocations;InitializetheFloorplan;CoreAreaParameters;FloorplanAfterInitialization;InsertPadFillerCells;ConstrainingMacros：Manually;MacroConstraints:AnchorBoundOption;MacroConstraints:SideChannelOption;电源规划;电源网络设计;Powerplan;WriteOutFloorplanandDEFFiles;数字IC后端流程

DataSetup

Designplanning

?

Placement

CTS

Route

DFMChipFinishing

?;Placement;Placement;数字IC后端流程

DataSetup

Designplanning

?

Placement

CTS

Route

?

?;芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。

时钟网络及其上的缓冲器构成了时钟树。

CTS的目的是为了减小时钟偏差（clockskew）

时钟信号定义

SDC

CTS策略

时钟树分析;StartingPointbeforeCTS

Allclockpinsaredrivenbyasingleclocksource.;ClockTreeSynthesis(CTS);CTS;数字IC后端流程

DataSetup

Designplanning

?

Placement

CTS

Route

?;布线是继布局和时钟树综合之后的重要物理实施任务，其内容是将分布在芯片核内的模块、标准单元和输

入输出接口单元（I/Opad）按逻辑关系进行互连，其要求是100%地完成他们之间的所有逻辑信号的互连，并为满足各种???束条件进行优化。;进行消除布线拥塞（congestion）、优化时序、减小耦合效应（coupling）、消除串扰

（crosstalk）、降低功耗、保证信号完整性

（signalintegri