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计算机组成原理期末典型例题

及答案

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计算机组成原理期末典型例题

1.CPU结构如图1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各

部分之间的连线表示数据通路，箭头表示信息传送方向。

1)标明图中四个寄存器的名称。

2)简述指令从主存取到控制器的数据通路。

3)简述数据在运算器和主存之间进行存/取访问的数据通路。

图1

解：

1)a为数据缓冲寄存器DR，b为指令寄存器IR，c为主存地址寄存器，d为

程序计数器PC。

2)主存M→缓冲寄存器DR→指令寄存器IR→操作控制器。

3)存贮器读：M→缓冲寄存器DR→ALU→AC

4)存贮器写：AC→缓冲寄存器DR→M

2.某机器中，配有一个ROM芯片，地址空间0000H—3FFFH。现在再用几个16K×8

的芯片构成一个32K×8的RAM区域，使其地址空间为8000H—FFFFH。假设此

RAM芯片有/CS和/WE信号控制端。CPU地址总线为A15—A0,数据总线为D7—D0,

控制信号为R//W，MREQ(存储器请求)，当且仅当MREQ和R//W同时有效时，CPU

才能对有存储器进行读(或写)。

1)满足已知条件的存储器，画出地址码方案。

2)画出此CPU与上述ROM芯片和RAM芯片的连接图。

解：存储器地址空间分布如图1所示，分三组，每组16K×8位。

由此可得存储器方案要点如下：

1)用两片16K*8RAM芯片位进行串联连接，构成32K*8的RAM区域。片内地址：

A0——A13，片选地址为：A14——A15；

2)译码使用2：4译码器；

3)用/MREQ作为2：4译码器使能控制端，该信号低电平（有效）时，译码

器工作。

4)CPU的R//W信号与RAM的/WE端连接，当R//W=1时存储器执行读操

作，当R//W=0时，存储器执行写操作。如图1

图1

CPU与芯片连接如图2：

其含义是将寄存器R1的内容传送至（R2）为地址的存贮单元中。标出各微操作

信号序列。

解：

5.用16K×1位的动态RAM芯片构成64K×8位的存储器，要求：

(1)画出该存储器组成的逻辑框图

(2)设存储器的读写周期均为0.5μs，CPU在1μs内至少要访问内存一

次。试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全

部存储单元刷新一遍所需的实际刷新时间是多少？

解：

（1）根据题意，存储器总容量为64KB，故地址线总需16位。现使用16K×1位

的DRAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串

联相结合的方法来组成整个存储器，其组成逻辑框图如图所示，其中使用一片

2：4译码器

(2)根据已知条件，CPU在1μs内至少需要访存一次，所以整个存储器的平均

读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比较

合理。

DRAM存储器来讲，两次刷新的最大时间间隔是2ms.

DRAM芯片读/写周期为0.5μs。假定16K×1位的RAM芯片由128×128矩阵存

储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128=15.6

μs，可取刷新信号周期为15μs.

6.某16位机运算器框图如图所示，其中ALU为加法器，SA,SB为锁存器，4个

通用寄存器的读/写控制符号如下表所示：

1)请设计微指令格式（具体考虑控制字段，顺序控制字段只画框图）

2)“ADDR0,R1”指令完成（R0）+(R1)R1的操作，画出