7.7 示例1-- 应用MODELSIM设计和仿真一位二进制加法器.pdfVIP

可编程逻辑器件

主讲祁才君

电工电子基础教学中心

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例1：应用MODELSIM设计和仿真一位二进制全加器——设计源文件

ac1

badd1bit

c0s

libraryIEEE;

useIEEE.std_logic_1164.all;

useIEEE.std_logic_unsigned.all;

USEIEEE.numeric_std.ALL;

USEIEEE.std_logic_arith.all;

例1：应用MODELSIM设计和仿真一位二进制全加器——设计源文件

ac1

badd1bit

c0s

sa=⋅b⋅c+a⋅b⋅c+a⋅b⋅c+a⋅b⋅c

0000

ca=⋅b⋅c+a⋅b⋅c+a⋅b⋅⋅c+a⋅b⋅c

10000

代入语句描述：

s=(notaandnotbandc0)or(notaandbandnotc0)

or(aandnotbandnotc0)or(aandbandc0);

c1=(notaandbandc0)or(aandnotbandc0)

or(aandbandnotc0)or(aandbandc0);

例1：应用MODELSIM设计和仿真一位二进制全加器——仿真源文件

ac1

badd1bit

c0s

应用进程产生8个输入组合：

tp:process

variabletmp:std_logic_vector(2downto0);

begin

loop1:foriin0to7loop

tmp:=conv_std_logic_vector(i,3);

c0=tmp(0);

b=tmp(1);

a=tmp(2);

waitfor10ns;

endloop;

endprocess;