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数字电子技术基础
主讲人:侯建军教授
北京交通大学电子信息工程学院
边沿触发器
主从触发器:当CP=1时,若J、K发
生变化,触发器的状态可能与特征表不
一致。主从触发器对激励信号要求严格,
抗干扰能力差。
边沿触发器的优点:边沿触发器仅
在上升沿触发或下降沿触发,激励端的
信号在触发信号的前后几个延迟时间内
保持不变,便可以稳定地根据特征表工
作。边沿触发器具有较强的抗干扰能力,
可靠性高。
维持阻塞D触发器
1.逻辑符号
输入信号:D
时钟输入:CP(上升沿触发)1D
C1
异步置0、置1:RD、SDRS
输出信号:Q、QRCPDDS
D12D
维持阻塞D触发器
2.电路结构与逻辑功能
异步清零功能:1
10
1
0
维持阻塞D触发器
2.电路结构与逻辑功能
置1维持线
忽略清零端与置位端。11
当初始情况CP=0、Q=0时。
n
D=1时。001
CP上升沿使Qn+1=1。10输出维持不变
信号D由1变为0时。01置0阻塞线
1110
10
001
维持阻塞D触发器
2.电路结构与逻辑功能
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