电子技术基础（第三版）课件 第6章 触发器和时序逻辑电路.ppt

模等于8的二进码同步加法计数器状态转移/输出图6.5.2异步二进制计数器异步计数器不同于同步计数器，在异步计数器中，各级触发器的状态不是在同一时钟作用下同时发生转移。因此，在分析异步计数器时，必须注意各级触发器的时钟信号。异步计数器在做加法计数即“加1”计数时，是采取从低位到高位逐步进位的方式工作的。因此，其中的各个触发器不是同步翻转的。4位二进制异步计数器4位异步二进制计数器状态转移/输出图*电子技术基础（第三版）高等学校应用型本科系列教材第6章

触发器和

时序逻辑电路电子技术基础（第三版）6.1概述锁存器（Latch）和触发器（Flip-Flop）是大多数时序电路（SequentialCircuit）的基本构件。带有反馈的组合电路是构成锁存器和触发器的基础。通常可以认为锁存器由一级反馈环构成，其输出会随着输入信号的变化而同时发生变化，即新的输入信号在读入的同时，旧的存储信号即被取代。触发器一般由两级反馈环构成，其输出仅随控制输入或异步置位、复位输入信号的变化而发生变化，触发器可以在读入新的输入信号的同时读出旧的存储信号的状态。6.2锁存器和触发器

6.2.1基本R-S锁存器6.2.2同步R-S锁存器6.2.3D锁存器6.2.4主从J-K触发器工作原理下面根据图6-7所示主从J-K触发器的电路结构和输入端的4种不同组合，阐述其工作原理。（1）J=1、K=0时的情况。若Q=1，=0（Qm=1，m=0），使门G7封锁，门G7输出为1。门G8在K的作用下输出为1，则主锁存器保持原态，Q*m=Qm=1。当CP由1变为0后，从锁存器接收主锁存器的信息，也保持原态，Q*=Q=1。若Q=0、=1并在CP=1期间，Q与K共同作用使门G8输出为1，门G7输出为0，主锁存器置1。当CP变为0后，从锁存器接收主锁存器信息变为1态，Q*=Q=1。所以当J=1、K=0时，无论原态为0态或1态，在CP为1期间主锁存器置1，当CP变为0后从锁存器随着置1。（2）J=0、K=1时的情况。同理可得，在CP为1期间主锁存器置0，当CP变为0后，从锁存器随着置0。（3）J=K=0时的情况。门G7、G8被封锁，门G7、G8输出均为1，主锁存器在CP为1期间保持原态，在CP信号改变为0后，从锁存器也保持原态。以上主从J-K触发器与主从R-S触发器的状态变化相同的。（4）J=K=1时的情况。这在主从R-S触发器中是不允许的，在这种情况下，若Q=0、=1，门G8在Q的作用下被封锁，其输出为1，在CP=1时，门G7输出为0，主锁存器置1，CP=0后从锁存器也跟着置1，Q*=1。6.2.5T触发器T触发器的真值表和逻辑符号如表所示：其所实现的功能为：当T=0时，触发器被封锁，保持原态；当T=1时，在时钟作用之后状态翻转一次。我们将J-K触发器的J、K端连在一起作为T触发器的输入端，就得到了T触发器。将T=J=K代入J-K触发器的特征方程，得到T触发器的特征方程为：Q*=6.2.6维持阻塞D触发器1.物理结构2.工作原理当CP=0时，门G3、G4被时钟信号封锁，其输出Q3=Q4=0，则由门G1、G2组成的基本R-S触发器保持原状态不变，也即整个触发器的状态保持不变；同时，在Q3、Q4的反馈作用下，门G5、G6被打开，输入信号被写入触发器，经门G6反相后到达G4输入端，经门G5再次反相后到达G3输入端。此时Q5=D，Q6=，由于门G3、G4被封锁，Q5、Q6不能被送入。当CP=1时，门G3、G4的封锁状态被解除，Q5=D经门G3反相后输出，Q3=；Q6=经门G4反相后输出，Q4=D。若D=1，则Q4=1，Q3=0为门G1、G2组成的基本R-S触发器的输入信号，由前面学过的知识可得触发器新态为Q*=1，*=0。若D=0，则Q4=0，Q3=1触发器新态为Q*=0，*=1。由此可以得到维持阻塞D触发器的状态方程为：Q*=D3.逻辑功能维持阻塞D触发器的真值表维持阻塞D触发器的波形6.2.7集成触发器双J-K触发器74HC76的逻辑符号、引脚分布、功能表双D触发器74HC74的引脚分布、逻辑符号、功能表6.3时序逻辑电路的分析与设计

6.3.1概述6.3.2时序逻辑电路的分析时序电路的分析就是分析时序电路的状态变化过程和输出与输入的关系，从而弄清楚电路的逻辑功能。描述时序电路的逻辑功能可以用状态转移/输出表，也可以以用状态转移/输出图，或者用精炼的文字叙述。时序电路的分析步骤可以大致归纳如下：（1）根据给定电路确定触发器的控制输入方程和所研