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基于QuartusⅡ的VHDL语言多功能数字钟
注：任何人不得作为商业用途
数字钟的功能
1）以24小时制显示时、分、秒计数；
2）时间清零，时设置，分设置功能；
3）整点报时功能。
实验环境
1.软件环境：QuartusII7.2
2.硬件环境：MAXII-EPM240T100C5
1.分频器
1KHz分频器VHDL：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityFPQ1Kis
port(clk:instd_logic;
q1khz:outstd_logic);
end;
architecturebehavofFPQ1Kis
begin
s1:process(clk)
variablecount2:integerrange0to50000;
begin
if(clk=1andclkevent)thencount2:=count2+1;
if(count2=25000)thenq1khz=1;
elsif(count2=50000)thenq1khz=0;
count2:=0;
endif;
endif;
endprocess;
ENDbehav;
1KHz分频器顶层设计原理图
1Hz分频器VHDL：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityFPQ1is
port(clk:instd_logic;
q1hz:outstd_logic);
end;
architecturebehavofFPQ1is
begin
s1:process(clk)
variablecount2:integerrange0to1000;
begin
if(clk=1andclkevent)thencount2:=count2+1;
if(count2=500)thenq1hz=1;
elsif(count2=1000)thenq1hz=0;
count2:=0;
endif;
endif;
endprocess;
ENDbehav;
1Hz分频器顶层设计原理图
2.秒模块设计
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitySecis
port(clk,reset,min_set:instd_logic;--clk为1Hz的秒脉冲输入信号，reset为秒清零（复
位）信号
--min_set为分钟调整
enmin:outstd_logic;--enmin为秒模块进位输出
daout:outstd_logic_vector(6downto0));--2n-1≥60，n=7，27=64，分钟用7位二
进制数表示
--daout（6..4）为十位，daout（3..0）为个位，60循环
计数
endentitySec;
architecturebehaveofSecis
signalcount:std_logic_vector(6downto0);--定义内部计数节点，60循环计数
signalenmin1,enmin2:std_logic;
--enmin
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