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外延工艺在集成电路制造产业中应用

外延(Epitaxy,简称Epi)工艺是指在单晶衬底上生长一层跟衬底含有相同晶格排列单晶材料，外延层能够是同质外延层(Si/Si)，也能够是异质外延层(SiGe/Si或SiC/Si等)；一样实现外延生长也有很多方法，包含分子束外延(MBE)，超高真空化学气相沉积(UHV/CVD)，常压及减压外延(ATMRPEpi)等等。本文仅介绍广泛应用于半导体集成电路生产中衬底为硅材料硅(Si)和锗硅(SiGe)外延工艺。

依据生长方法能够将外延工艺分为两大类(表1)：全外延(BlanketEpi)和选择性外延(SelectiveEpi,简称SEG)。工艺气体中常见三种含硅气体源：硅烷(SiH4)，二氯硅烷(SiH2Cl2,简称DCS)和三氯硅烷(SiHCl3,简称TCS)；一些特殊外延工艺中还要用到含Ge和C气体锗烷(GeH4)和甲基硅烷(SiH3CH3)；选择性外延工艺中还需要用到刻蚀性气体氯化氢(HCl)，反应中载气通常选择氢气(H2)。

外延选择性实现通常经过调整外延沉积和原位(in-situ)刻蚀相对速率大小来实现，所用气体通常为含氯(Cl)硅源气体DCS，利用反应中Cl原子在硅表面吸附小于氧化物或氮化物来实现外延生长选择性；因为SiH4不含Cl原子而且活化能低，通常仅应用于低温全外延工艺；而另外一个常见硅源TCS蒸气压低，在常温下呈液态，需要经过H2鼓泡来导入反应腔，但价格相对廉价，常利用其快速生长率（可达成5um/min）来生长比较厚硅外延层，这在硅外延片生产中得到了广泛应用。IV族元素中Ge晶格常数(5.646A和Si晶格常数(5.431A差异最小，这使得SiGe和Si工艺易集成。在单晶Si中引入Ge形成SiGe单晶层能够降低带隙宽度，增大晶体管特征截止频率fT(cut-offfrequency)，这使得它在无线及光通信高频器件方面应用十分广泛；另外在优异CMOS集成电路工艺中还会利用Ge跟Si晶格常数失配(4%)引入晶格应力来提升电子或空穴迁移率(mobility)，从而增大器件工作饱和电流和响应速度，这正成为各国半导体集成电路工艺研究中热点。因为本征硅导电性能很差，其电阻率通常在200ohm-cm以上，通常在外延生长同时还需要掺入杂质气体(dopant)来满足一定器件电学性能。杂质气体能够分为N型和P型两类：常见N型杂质气体包含磷烷(PH3)和砷烷(AsH3)，而P型则关键是硼烷(B2H6)。

硅及锗硅外延工艺在现代集成电路制造中应用十分广泛，概括起来关键包含：

1．硅衬底外延：硅片制造中为了提升硅片品质通常在硅片上外延一层纯净度更高本征硅；或在高搀杂硅衬底上生长外延层以预防器件闩锁（latchup）效应。

2．异质结双极晶体管（Hetero-junctionBipolarTransistor,简称HBT)基区(base)异质结SiGe外延(图1)：其原理是在基区掺入Ge组分，经过减小能带宽度,从而使基区少子从发射区到基区跨越势垒高度降低，从而提升发射效率γ,所以，很大程度上提升了电流放大系数β。在满足一定放大系数前提下，基区能够重掺杂，而且能够做得较薄，这么就降低了载流子基区渡越时间，从而提升器件截止频率fT(Cut-OffFrequency)，这正是异质结在超高速，超高频器件中优势所在。

3．CMOS源(source)漏(drain)区选择性Si/SiGe外延：进入90nm工艺时代后，伴随集成电路器件尺寸大幅度减小，源漏极结深越来越浅，需要采取选择性外延技术(SEG)以增厚源漏极(elevatedsource/drain)来作为后续硅化(silicide)反应牺牲层(sacrificiallayer)(图2)，从而降低串联电阻，有报道称这项技术造成了饱和电流(Idsat)有15％增加。

而对于正在研发中65/45nm技术工艺，有些人采取对PMOS源漏极刻蚀后外延SiGe层来引入对沟道压应力(compressivestress)(图3)，以提升空穴(hole)迁移率(mobility)，据报道称实现了饱和电流(Idsat)35％增加。

应变硅(strainsilicon)外延：在松弛(relaxed)SiGe层上面外延一层单晶Si，因为Si跟SiGe晶格常数失配而造成Si单晶层受到下面SiGe层拉伸应力(tensilestress)而使得电子迁移率(mobility)得到提升(图4)，这就使得NMOS在保持器件尺寸不变情况下饱和电流(Idsat)得到增大，而Idsat增大意味着器件响应速度提升，这项技术正成为各国研究热点。

通常而言，一项完整外延工艺包含3个步骤：

首先，依据需要实现工艺结果对硅片进行预