类MIPS单周期微处理器设计实验报告-钟远维-U201213500.docxVIP

类MIPS单周期微处理器设计

实验报告

专业：电子信息工程

班级：卓越1201班

学号：U201213500

姓名：钟远维

实验目的

了解微处理器的根本结构

掌握哈佛结构的计算机工作原理

学会设计简单的微处理器

了解软件控制硬件工作的根本原理

实验任务

利用HDL语言，基于XilinxFPGAnexys4实验平台，设计一个能够执行以下MIPS指令集的单周期类MIPS处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域

——支持根本的内存操作如lw，sw指令

——支持根本的算术逻辑运算如add，sub，and，or，slt，andi指令

——支持根本的程序控制如beq，j指令

微处理器各模块设计

各模块的框图结构如上图所示。由图可知，该处理器包含指令存储器、数据存储器、存放器组、ALU单元、符号数扩张、控制器、ALU控制译码以及多路复用器等。图中还忽略了一个单元：时钟信号产生器，而且以上各个部件必须在时钟信号的控制下协调工作。

指令存储器的设计

指令存放器为ROM类型的存储器，为单一输出指令的存储器。因此其对外的接口为clk、存储器地址输入信号〔指令指针〕以及数据输出信号〔指令〕。

〔1〕在IPwizard中配置ROM，分配128个字的存储空间，字长为32位宽。

〔2〕选择输入具有地址存放功能，只有当时钟上升沿有效时，才进行数据的输出。

〔3〕配置ROM内存空间的初始化COE文件。最后单击Generate按钮生成IROM模块。

数据存储器的设计

数据存储器为RAM类型的存储器，并且需要独立的读写控制信号。因此其对外的接口输入信号为clk、we、datain、addr；输出信号为dataout。

数据存储器根本建立过程同ROM的建立。

存放器组设计

存放器组是指令操作的主要对象，MIPS中一共有32个32位存放器。在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在存放器写信号有效时才能写入，因此该模块的输入为clk、RegWriteAddr、RegWriteData、RegWriteEn、RsAddr、RtAddr、reset；输出信号为RsData、RtData。

由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData必须输出0，否那么输出相应地址存放器的值。另外，当RegWriteEn有效时，数据应该写入RegWriteAddr存放器。并且每次复位时所有存放器都清零。

代码如下：

moduleregFile(

inputclk,

inputreset,

input[31:0]regWriteData,

input[4:0]regWriteAddr,

inputregWriteEn,

output[31:0]RsData,

output[31:0]RtData,

input[4:0]RsAddr,

input[4:0]RtAddr

);

reg[31:0]regs[0:31];

assignRsData=(RsAddr==5b0)?32b0:regs[RsAddr];

assignRtData=(RtAddr==5b0)?32b0:regs[RtAddr];

integeri;

always@(posedgeclk)

begin

if(!reset)

begin

if(regWriteEn==1)

begin

regs[regWriteAddr]=regWriteData;

end

end

else

begin

for(i=0;i31;i=i+1)

regs[i]=0;

regs[31]=32hffffffff;

end

end

endmodule

ALU设计

在这个简单的MIPS指令集中，微处理器支持add、sub、and、or、slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw、lw也需要ALU单元计算存储器地址，条件跳转指令beq需要ALU来比拟两个存放器是否相等。所有这些指令包含的操作为加、减、与、或小于设置5种不同的操作。

该模块根据输入控制信号对输入数据进行相应的操作，并获得输出结果以及零标示，由于MIPS处理器ALU单元利用4根输入控制线的译码决定执行何种操作，因此该模块的接口为：

输入：input1(32bit),input2(32bit),aluCtr(4bit)

输出：zero(1bit),alluRes(32bit)

代码如下：