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高速ADC测试技术

ADC(Analog-to-DigitalConverter)即模拟/数字转换器。现实

世界中的信号，如温度、声音、无线电波、或者图像等，都是模拟信

号，需要转换成容易储存、进行编码、压缩、或滤波等处理的数字形

式。模拟/数字转换器正是为此而诞生，发挥出不可替代的作用。

高速、高精度、低功耗、多通道是ADC未来的发展趋势目前，随着数

字处理技术的飞速发展，在通讯、消费电器、工业与医疗仪器以及J

工产品中，对高速ADC的需求越来越多。以通讯领域出现的新技术

“软件无线电”为例，其与传统数字无线电的主要区别之一就是要求

将A/D、D/A变换尽量靠近射频前端，将整个RF段或中频段进行A/D

采样。如果将A/D移到中频，那么这种系统会要求数据转换器有几十

到上百兆的采样率。同时要求数据转换器对高频信号有很小的噪音和

失真，以避免小信号被频率相近的大信号所掩盖。

高精度也是ADC未来的发展趋势之一。为满足高精度的要求，数字系

统的分辨率在不断提高。在音频领域，为了在音频处理系统中获得更

加逼真的高保真声音效果，需要高精度的ADC。在测量领域，仪表的

分辨率在不断提高，电流到达nA级，电压到mV级。目前已经出现分

辨率达到28bit的ADC，同时人们也在研究更高分辨率的ADC。

低功耗已经成为人们对电子产品共有的的要求。当SOC（片上系统）

的设计者们在为散热问题头疼的时候，便携式电子产品中的开发商们

也在为怎样延长电池使用时间而动脑筋。对于使用于此的ADC而言，

低功耗的重要性是显而易见的。

在某些应用中（如医学图像处理），需要多路信号并行处理的，这驱

使ADC的制造商们把多个ADC集成在一块IC上。在这一类芯片中，

如果使用传统的并行接口，将意味着数字管脚的激增，所以大都是使

用了CDF（Clock-Data-Frame）的并行转串行技术。

高速测试中的难点

AD

高精度ADC的采样率不高，测试关键是要有高精度的信号源。而高速

ADC测试是一项更具挑战性的工作，其中采样时钟的Jitter和高速

数字接口是两个必须面对的难题。

采样时钟的Jitter（抖动）问题

随着输入信号和采样频率的增大，ADC的采样时钟所携带的Jitter，

在很大程度上影响到测试结果，使之成为一项很艰难的工作。这中间

有两个重要的关系需要考虑，第一个重要的关系见图1的推导。

这是在暂不考虑量化误差的情况下，ADC的采样时钟所携带的Jitter

与ADC信噪比之间的关系。这一关系也表明ADC的信噪比会受采样时

钟Jitter所限。公式推导中，在计算采样误差幅度时，选取了t0

的时刻，因为此时正弦信号的斜率最大，得到的采样误差最大。表1

是由式1得到的结果，从中可以看到，被测试的输入信号频率越大，

对信噪比的要求越高，则对采样时钟Jitter的要求越苛刻。如输入

信号是50.1MHz的正弦波，在不考虑量化误差的情况下，信噪比要测

到55dB，则要求采样时钟的Jitter不能大于5.649140981ps。如果

再考虑量化误差的带来的影响，则需要更小的Jitter。

时钟Jitter并不是高速ADC性能的唯一限制。需要考虑的第二个重

要的关系是ADC的分辨率与信噪比之间的关系，

即SNR6.02×Bits+1.76——（2）

这是从量化噪声方面考虑得到的公式，由它可以计算理想ADC信噪比

的理论上限。

综合考虑以上两点，再加上DNL和热噪声的因素，得到以下的简化公

式。

式中第二项表示除采样时钟Jitter之外的因素，包括量化噪声、DNL

和热噪声，N代表ADC的位数。由这个公式，可以计算出测试ADC时

所能容忍的采样时钟的最大Jitter。具体的做法是，输入很低频率

的信号，做一次SNR测量，使得式3中第一项可以忽略不计，从而得

到ε的值。然后根据ε和芯片可能达到的SNR，再次利用此公式，去

计算出能允许的采样时钟的最大Jitter，从而判断测试系统，例如

ATE设备提供的时钟，是否能够满足测试要求。

ADC高速接口问题

伴随ADC向高速发展的趋势，其数据输出速率也越来越高（图2）。

在多通道ADC中，由于采用并行转串行的技术，会要求更高的数据传

输速率。目前高速ADC一般采用高速、低摆幅的差分信号输出，如

LVDS和SLVS。怎样才能准确无误地接收到这些高速，低摆幅的信号，

是高速ADC测试所要解决的另一个重要问题。