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数字电路与逻辑设计实验

姓名***

学院信息与通信工程学院

专业信息工程

班级***

学号****

班内序号***

实验一

一、实验名称和实验任务要求

1.实验内容：QuartusII原理图输入法设计与实现。

2.实验目的：

（1）熟悉用QuartusII原理图输入法进行电路设计和仿真。

（2）掌握QuartusII图形模块单元的生成与调用。

（3）熟悉实验板的使用。

3.实验任务要求：

（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半

加器图像模块。

（2）用实验内容1中生成的半加器模块和逻辑门设计实现一个全加

器，仿真验证其功能，并下载到实验板上测试。要求用拨码开关

设定输入信号，发光二极管显示输出信号。

（3）用3线—8线译码器（74LS138）和逻辑门实现函数

F=(/??)(/??)(/??)+(/??)??(/??)+??(/??)(/??)+，仿真

验证其功能，并下载到实验板测试。要求用拨码开关设定输入信

号，发光二极管显示输出信号。

二、原理图

半加器模块和逻辑门设计实现的全加器：

三、仿真波形图及分析

电路实现了全加器的功能。全加器是实现两个1位二进制数及低位来的进位

相加求得和数及向高位进位的逻辑电路。由其原理可得逻辑表达式：

sum=ain⊕bin⊕cin

cout=（ain⊕bin）cin+ain*bin。

列出真值表：

输入输出

ainbincincoutsum

00000

00101

01001

01110

10001

10110

11010

11111

仿真波形对比真值表，可以看出波形图与理论值完全符合。

四、故障及问题分析

1、问题：按照逻辑表达式连接了全加器电路后，仿真波形很乱。

解决方法：思考后知道了应该把输入信号依次设成2的n次方，这样的仿真

波形清楚容易分析。

2、问题：把代码下载到板子上的过程中，进行到37%的时候停了，等了2分钟

也没继续下载。

解决方法：再次重连USB尝试下载，手紧握着接线口，下载成功了，分析可

能是接线口接触不好。

实验二

一、实验名称和实验任务要求

1.实验内容：用VHDL设计与实现组合逻辑电路。

2.实验目的：

（1）熟悉用VHDL语言设计组合逻辑电路的方法。

（2）熟悉用QuartusII文本输入法进行电路设计。

3.实