EDA综合设计与实践专业课程设计用VerilogHDL设计电子钟.pdfVIP

广东工业大学试验汇报

信息工程学院通信工程专业04班成绩评定_______

学号姓名张凤珠老师署名_______

预习情况操作情况考勤情况数据处理情况

试验题目用VerilogHDL设计电子钟第17周至第17周

一、课程设计目标和要求

目标：

1.学会使用quantusⅡ软件（编译、仿真等），并利用它进行设计部分简单数字电路；

2.利用试验室提供GW48SOPC系统主板，结合quantusⅡ软件实现电子钟功效显示。

要求：

电子钟应实现以下功效：

1．时钟显示功效：，该电子钟正常显示小时、分钟、秒，各用2位数码管（共6位数码管）

显示范围为0—23时59分59秒，分辨率为1秒，包含开启和停止。

2．校时功效：包含小时校准和分钟校准。

3．跑表：包含跑表清零、开启计时、停止及继续计时功效。

二、试验器件

试验室提供GW48SOPC系统主板试验箱

三、设计方案和源程序代码

首先分析电子钟要实现三个功效，然后确定它基础结构，因为设计时电子钟三个基础功

效全部要用到数码管显示，考虑到三者为了避免竞争数码管资源问题，所以设计时电子钟有

3个关键输入按键K1、K2、K3，分别为时间显示、校时功效、跑表开启，而且是当任一个按

键按下，其它两个键全部无效，即此时只有按下键才有效，实施该键所控制功效开启。

其次，各个功效模块设计。A、对于时间显示模块中，包含到是时分秒各个计数器设计，

“秒计数器”采取60进制计数器，每累计60秒，发出一个“分脉冲”信号，该信号将被送

到“分计数器”。“分计数器”采取60进制计数器，每累计60分，发出一个“分脉冲”信

号，该信号被送到“时计数器”。“时计数器”采取24进制计数器，可实现二十四小时累计计

数。B、对于校时模块，一样用到了上述时分计数器，不过只是能实现校时分钟和小时功效，

分别用K4、K5键控制，做法是每按下一次键，对应计数器加一。C、最终是跑表模块，这相

对于前面两个模块较为复杂，它有计时复位、开启和计时停止三个功效，分别用K6、K8、K7

按键控制，这里用到了毫秒、秒、分钟计数器，其中“毫秒计数器”采取100进制计数器，

每累计100毫秒产生一个“秒脉冲”信号，该信号将作为“秒计数器”时钟脉冲，其它同A

所述。百分秒、秒和分钟信号用七段LED显示。而复位信号是高电平有效，能够对整个跑表

同时清0；当开启/停止为高电平时跑表开始计时，为低电平时停止计时，变高后在原来数值

基础上再计数。

最终，就是整体综合。包含每个模块用到时钟设置、按键显示模块和确定输入输出参数；

此次课程设计采取了一个输入主时钟源4096HZ，其它各个模块用到时钟信号以后时钟源分频

得到，所以专门设置了一个分频小模块。

源程序代码以下：

modulemain(k1,k2,k3,k4,k5,k6,k7,k8,clk_4096,LED1,LED2,LED3,LED4,LED5,LED6);

inputk1,k2,k3,k4,k5,k6,k7,k8,clk_4096;

output[3:0]LED1,LED2,LED3,LED4,LED5,LED6;

reg[3:0]LED1,LED2,LED3,LED4,LED5,LED6;

reg[7:0]hour,minute,second;

`definehour1hour[3:0]

`definehour2hour[7:4]

`definemin1minute[3:0]

`definemin2minute[7:4]

`definesec1second[3:0]

`definesec2second[7:4]

reg[15:0]j1,j2,j3;

regclk1,clk2,clk3;

always@(posedgeclk_4096)//输入4096HZ时钟源

begin