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以太网信号质量问题之收发器驱动偏置电阻的处理

一前言

对于系统设计人员来说，模数混合电路中最困难的地方在

于模拟部分的设计，其中最具代表性的就是我们经常要面

对的物理层收发器(PHY)及其收发回路和匹配网络的设

计。即使对于应用比较成熟的以太网物理层设计而言，DA

C驱动电流的基准偏置，差分信号线对的走线，乃至于匹

配电阻的位置，都有可能影响到其物理层的信号质量并通

过接口技术指标测试暴露出来。

二以太网口信号质量测试分析

1100Base-TX接口测试环境及其设置

100Base-TX接口测试原理

100Base-TX接口的测试采用业内比较通用的诱导发包的

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方法来引导DUT发出扰码后的IDLE进行测试，更多细节

请参考美国力科公司《Ethernetsolution-QualiPHY》专

项技术文档，

测试设备：

测试拓扑如图1：

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图1Ethernet接口指标测

试连接框图

2测试中出现的问题

本次测试将主要验证产品上4个以太网100Base-TX接口

的技术指标。对于其中比较直观的100Base-TX物理层的

眼图模板，《ANSI+X3_263-1995》标准中有着明确的眼图

模板定义见图2。

图2100Base-TX眼图模板

关于100Base-TX接口技术指标的测试方法，《IEEE

Std802.3-2000》标准中也有详细的说明，工程师按照

诱导发包的测试方法进行了网口眼图的测试，测试过程中

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发现测试网口出现了信号波形碰触模板的问题，波形见图

3：

图3以太网口测试眼图_FAIL

3问题分析解决

从眼图初步分析来看，发送信号的幅度应该是满足要求

的。但是可以明显的发现信号边沿还是比较缓，而且从单

个波形来看边沿有不单调的问题。方案的原厂是一家通讯

业内专注于IP宽带解决方案的国际型大公司，其以太网

模块部分应该经过详细验证过。最大的可能是二次开发过

程中板级系统设计时的一些关键技术参数的配合问题。工

程师在进行了信号幅度以及上升下降时间等细节指标的

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测试之后证明了之前的判断，信号的幅度是满足要求的，

但信号的上升下降时间与其他的方案相比确实大了（此方

案的信号上升下降时间在4.3nS~4.6nS区间，虽然满足标

准中要求的3~5nS。但根据系统容差设计原则，芯片设计

人员通常会将SlewRate调整在4nS左右，确保上下区间

调整地最大容限。）。如何改进需要信号的发送接收回路

进行一个系统的分析了。通过对网口技术指标的量测分

析，目前最主要的问题在于信号的边沿比较缓，并且存在

不单调的问题，最可能的原因是传输回路容性负载过大以

及驱动不足。可以从这两个方面入手解决。

1）信号差分线对及阻抗匹配，网口的差分走线的阻

抗控制和耦合处理我司在Layout这一块的应该已经很成

熟了，而且此款方案采用芯片内部匹配网络，没有外部匹

配元件。所以暂不进行这一块的分析。

2）传输变压器，工程师将一款测试通过的产品的Transf

ormer与当前单板的Transformer进行互换后测试结果一

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致，眼图测试依然不通过。（请注意这里并没有对变压器

进行变比以及差损，回损等技术指标的测试）

3）收发器驱动偏置电阻，也就是我们经常会看到的RDAC,

也有叫RSET或其他的。这是原厂为开发人员提供的设定

收发器驱动电流大小的硬配置节点，可以根据