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《PCB布线及设计》现场考试题及答案

（面试题三）

一、关于高速PCB设计中信号层空白区域敷铜接地问题：

问：在高速PCB设计中，信号层的空白区域可以敷铜，那么多

个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢?

答：般在空白区域的敷铜绝大部分情况是接地。只是在高速信

号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一

点走线的特性阻抗。也要注意不要影响到它层的特性阻抗，例如

在dualstripline的结构时。

二、高速信号线的匹配问题：

问：在高速板(如p4的主板)layour，为什么要求高速信号

线(如cpu数据，地址信号线)要匹配?如果不匹配会带来什么隐患?

其匹配的长度范围(既信号线的时滞差)是由什么因素决定的，怎样

计算?

答：要求走线特性阻抗匹配的主要原因是要避免高速传输线效

应(transmissionlineeffect)所引起的反射(reflection)影响到

信号完整性(signalintegrity)和延迟时间(flighttime)。

也就是说如果不匹配，则信号会被反射影响其质量。所有走线

的长度范围都是根据时序(timing)的要求所订出来的。

影响信号延迟时间的因素很多，走线长度只是其一。P4要求某

些信号线长度要在某个范围就是根据该信号所用的传输模式(common

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clock或sourcesynchronous)下算得的timingmargin，分配一部

份给走线长度的允许误差。

三、问：在高密度印制板上通过软件自动产生测试点一般情况

下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号

的质量?

答：一般软件自动产生测试点是否满足测试需求必须看对加测

试点的规范是否符合测试机具的要求。

另外，如果走线太密且加测试点的规范比较严，则有可能没办

法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地

方。

至于会不会影响信号质量就要看加测试点的方式和信号到底多

快而定。

基本上外加的测试点(不用线上既有的穿孔(viaorDIPpin)当

测试点)可能加在线上或是从线上拉一小段线出来。

前者相当于是加上一个很小的电容在线上，后者则是多了一段

分支。

这两个情况都会对高速信号多多少少会有点影响，影响的程度

就跟信号的频率速度和信号缘变化率(edgerate)有关。影响大小可

透过仿真得知。

原则上测试点越小越好(当然还要满足测试机具的要求)分支越

短越好。

四、如何选择PCB板材?如何避免高速数据传输对周围模拟小信

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号的高频干扰,有没有一些设计的基本思路?

答：选择PCB板材必须在满足设计需求和可量产性及成本中间

取得平衡点。

设计需求包含电气和机构这两部分。通常在设计非常高速的

PCB板子(大于GHz的频率)时这材质问题会比较重要。

例如，现在常用的FR-4材质，在几个GHz的频率时的介质损

dielectricloss会对信号衰减有很大的影响，可能就不合用。

就电气而言，要注意介电常数(dielectricconstant)和介质损

在所设计的频率是否合用。

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，

也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间

的距离，或加groundguard/shunttraces在模拟信号旁边。还要

注意数字地对模拟地的噪声干扰。