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信息工程学院学年第一学期

FPGA设计及应用课程实验报告

一、基本信息

项目名称：基于原理图实现的组合逻辑电路设计——全加器的设计

学号：姓名：

专业：电子科学与技术班级：电技1901B

实验类型： □验证型 □设计型 eq\o\ac(□,√)综合型

实验地点：暂时不写

实验学时：2学时

实验时间：年月日

二、实验目的及要求

实验目的：

掌握加法器的设计思路。

掌握QuartusⅡ软件的基本操作与应用。

掌握模块符号的创建和调用方法。

掌握FPGA原理图输入设计流程。

设计要求：

1、根据半加器的功能列出真值表，由真值表画出卡诺图，再写出对应表达式，再画出半加器电路。?

2、根据全加器的功能和真值表画出全加器框图：3个输入2个输出端子。

3、将半加器封装为一个元器件，再调用该元器件，实现1位全加器的设计。

三、实验环境

计算机

QuartusⅡ软件

FPGA开发板

四、实验内容

用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现1位全加器的设计。先设计底层文件：半加器，再设计顶层文件全加器。具体要求如下：

1．用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2．用1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能。

3.要求能完成全加器电路设计的原理图输入、设计编译、功能仿真、时序分析，能看懂软件给出的实时信息和分析报告。

五、设计思路及原理图

六、仿真波形图及分析

七、问题思考及心得体会

八、指导教师评语及实验成绩

该生在规定时间内完成实验报告，实验内容和实验过程记录完整；但缺少实验结果分析。

实验成绩：良好教师签名：洪文浩

批阅时间：年月日