第二章-8086体系结构.ppt

4、指令指针寄存器IPIP：BIU要取指令的地址。三、8086CPU的外部引脚及功能8086是16位CPU。它采用高性能的N—沟道，耗尽型负载的硅栅工艺(HMOS)制造。由于受当时制造工艺的限制，部分管脚采用了分时复用的方式，构成了40条管脚的双列直插式封装。引脚说明（1）AD15～AD0(引脚39，2~16)：分时复用地址/数据总线：AD15～AD0传送地址时：单向，三态输出传送数据时：双向，三态输入输出通过分时复用利用40条引脚实现20位地址、16位数据及众多控制信号和状态信号的传输。T1状态：输出要寻址的存储器或I/O端口地址；T2状态：浮置成高阻状态，为传输数据做准备；T3状态：用于传输数据；T4状态：结束总线周期。当CPU响应中断以及系统总线“保持响应”时，复用线都被浮置为高阻状态。引脚说明（2）A19/S6～A16/S3(引脚35~38)：分时复用地址/控制总线：A19/S6～A16/S3输出，三态。T1状态：输出地址的最高4位；T2-T4状态；输出状态信息。访问存储器：T1状态时输出的A19-A16送到锁存器（8282）锁存，与AD15-AD0组成20位的地址信号。访问I/O端口：不使用这4条引线，A19-A16=0S6为0，8086当前与总线相连S5表明中断允许标志位IF的当前设置。S4和S3指示当前正在使用哪个段寄存器。S4S3当前正在使用的段寄存器00ES01SS10CS或未使用任何段寄存器11DS引脚说明（3）电源线和地线：3根1个电源线VCC：输出电压+5V2个地线GND：均接地（4）MN/MX＃(引脚33)：最大最小模式控制信号，输入。MN/MX＃＝1（＋5V），CPU工作在最小模式。MN/MX＃＝0（接地），CPU则工作在最大模式。（5）控制总线：8根a）BHE#/S7(引脚34)：高8位数据总线允许/状态复用三态，输出BHE#在总线周期的T1状态时输出，S7在T2～T4时输出。8086中，当BHE#/S7引脚上输出BHE#信号时，表示总线的高8位AD15-AD8上的数据有效，存储体奇库选择控制。S7在8086中未定义。b）RD#(引脚32)读信号，三态输出，低电平有效，RD#=0，表示当前CPU正在读存储器或I／O端口。在一个读操作的总线周期中，RD#信号在T2,T3,T4状态均为低电平，以保证CPU读有效。在系统总线“保持响应”期间，RD#被浮空。M／IO#(引脚28)存储器或I／O端口访问信号。三态输出，M／IO#为高电平时，表示当前CPU正在访问存储器，M／IO#为低电平时，表示当前CPU正在访问I／O端口。c）READY（引脚22）准备就绪信号。由外部输入，高电平有效，表示CPU访问的存储器或I／O端口己准备好传送数据。当READY无效时，要求CPU插入一个或多个等待周期Tw，直到READY信号有效为止。CPU在每个总线周期的T3状态开始对REDAY信号采样。READY=0，表示M或I/O设备尚未准备好，则CPU在T3状态之后自动插入一个或几个等待状态TW，直到READY变为高电平，进入T4状态，完成对数据的传送过程。d）TEST#（引脚23）测试信号。由外部输入，低电平有效。当CPU执行WAIT指令时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个时钟周期对TEST进行一次测试，若测试到该信号无效，则CPU继续执行WAIT指令，即处于空闲等待状态；当CPU测到TEST输入为低电平时，则转而执行WAIT的下一条指令。由此可见，TEST对WAIT指令起到了监视的作用。e）INTR(引脚18)中断请求信号，由外部输入，电平触发，高电平有效。INTR有效时，表示外部设备向CPU发出中断请求，CPU在每条指令的最后一个时钟周期对INTR进行测试，一旦测试到有中断请求，并且当中断允许标志IF