第1章-80x86PENTIUM微处理器.ppt

第1章80x86/PENTIM微处理器主要内容1.38086/8088系统组织MRDC,MWTC，IORC,IOWC分别控制存储器读/写和I/O端口的读/写。DEN和DT/R数据允许信号和数据收发信号，前者控制总线收发器是否开启，后者控制数据传输的方向。这两个信号和最小模式中的DEN和DT/R含义相同，只是数据允许信号的相位在两种模式下相反。1.48086/8088CPU总线时序1.4.18086/8088典型时序分析1.4.28086多CPU系统读写存储器简介1.580X86/Pentium微处理器一、8086存贮器读时序1.ALE2.BHE图8286与8088的连接4.DT/R3.DENT2状态⑥⑦⑧在T2状态，地址信号消失，AD15－AD0进入高阻状态，为数据读入作准备；而A19/S6－A16/S3及BHE/S7引脚输出状态信号S7~S3。⑨RD输出低电平信号表示读操作，数据送往数据总线。⑩DEN信号也在T2状态变低，表示数据允许。T3状态在T3状态，来自MEM或I/O的数据被送到数据总线，CPU在T3状态结束时读取数据总线上的数据。T1状态①M/IO信号确定CPU是要从MEM还是I/O端口读数据且一直保持到本总线周期结束。②CPU在T1通过地址线输出地址，这些地址值要保持到T2状态。③地址值必须锁存，锁存信号用ALE。④BHE信号也要锁存。⑤DT/R输出为低电平，表示本总线周期的数据总线方向是由外向CPU内传送数据。TW状态当系统中采用的MEM或I/O接口速度较慢，不能用最基本的总线周期执行读操作时，系统就要根据READY信号进行采样。如果READY为高电平，则下一个状态为正常的T4状态；如果READY为低电平，表示数据还未有效，则下一个为插入的TW状态，在TW状态的前沿继续采样READY信号，以决定是否还要插入等待状态TWT4状态在T4状态和前一个状态交界的下降沿处，CPU对数据总线进行采样，从而获得数据。二、8086存贮器写时序三、8088访问存贮器时序---基本同8086（从略）四、8086/8088访问I/O的时序与访问MEM时序相比，仅有M/IO（或IO/M）的区别。五、中断响应周期向量类型INTACLKAD7~AD0T1T2T3T4第一个中断响应周期T1T2T3T4第二个中断响应周期第一个周期：送INTA，表示①响应中断,②外设取消INTR信号用。当①INTR脚为高电平，向CPU提出中断请求。②IF=1则CPU在执行完当前指令后响应中断，进入中断响应时序，其中包含两个中断响应周期：第二个周期：又送INTA，通知外设送中断类型码到数据线上，以便CPU取得该中断服务程序入口地址，转入该中断服务。六、8086/8088等待状态时序在任何时刻，当CPU检测到READY引脚为低电，则在T3～T4之间插入等待周期Tw，直至READY为高。七、总线空闲周期CPU不与MEM或I/O之间传送数据时，则不执行总线周期，BIU则不和总线打交道，此时进入总线空闲周期T。进入总线空闲周期之前:①若当前是写周期，则在总线空闲周期中，地址/数据复用脚上还会继续有驱动前一个总线周期的数据D15～D0。②若当前是读周期，则在总线周期中，AD15～AD0处于高阻态。而S6～S3保持不变，维持前一个总线周期电平。在CPU内部，EU仍在工作。所以总线空闲周期，是CPU总线空操作，BIU对EU的等待。一、8086多CPU系统读存贮器二、8086多CPU系统写存贮器8086多CPU系统写存贮器时序图三、8088多CPU系统读/写存贮器与8086不同之处①AD7～AD0复用②无BHE从1978年Intel公司设计开发的8086一直发展到80x86/Pentium，在基本结构上采用向上兼容的方法，即新开发出的微处理器与前期微处理器兼容，这一设计思想获得巨大成功，致使成为当今世界上最有代表的主流机型。下面分别就内部结构、寄存器组织和保护模式下一些主要性能予以简要介绍。1.5.180X86/Pentium特点及内部功能介绍。从8086到80x86/Pentium微处理器，内部结构虽有不少变化，究其实质仍属8086处理器体系，