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EDA课后答案(适用于朱正伟《EDA技术及应用》)--第1页

1.1、设计集成计数器74161，设计要求如下：

4-BITBINARYUPCOUNTERWITHSYNCHRONOUSLOADANDASYNCHRONOUS

CLEARNOTE

INPUTS：CLKLDNCLRNDCBA

OUTPUTS：QDQCQBQARCO

*RCO=QDQCQBQA

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT4IS

PORT(

CLK,LDN,CLRN:INSTD_LOGIC;

D,C,B,A:INSTD_LOGIC;

CARRY:OUTSTD_LOGIC;

QD,QC,QB,QA:OUTSTD_LOGIC

);

END;

ARCHITECTUREAOFCNT4IS

SIGNALDATA_IN:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

DATA_IN=DCBA;

PROCESS(DATA_IN,CLK,LDN,CLRN)

VARIABLECNT:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

IFCLRN=0THEN

CNT:=(OTHERS=0);

ELSIFCLKEVENTANDCLK=1THEN

IFLDN=0THEN

CNT:=DATA_IN;

ELSE

CNT:=CNT+1;

ENDIF;

ENDIF;

CASECNTIS

WHENOTHERS=CARRY=0;

ENDCASE;

QA=CNT(0);

QB=CNT(1);

QC=CNT(2);

QD=CNT(3);

ENDPROCESS;

ENDA;

1.2、设计一个通用双向数据缓冲器，要求缓冲器的输入和输出端口

的位数可以由参数决定。

设计要求：NBIT数据输入端口A，B。工作使能端口EN=0时双

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向总线缓冲器选通，

DIR=1，则A=B；反之B=A。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYBIDIRIS

GENERIC(N:INTEGER:=8);

PORT(A,B:INOUTSTD_LOGIC_VECTOR(N-1DOWNTO0);

EN,DIR:INSTD_LOGIC);

END;

ARCHITECTUREAOFBIDIRIS

BEGIN

PROCESS(E