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Verilog实现FSK解调

FSK（Frequency-shiftkeying）频移键控是利用载波的频率变化来传递数字信息。它是

利用基带数字信号离散取值特点去键控载波频率以传递信息的一种数字调制技术。FSK解

调就是将频率信号转换成数字信号，完成频率-幅度转换的过程。本文介绍利用Verilog硬件

描述语言实现调制电路。

一、原理分析

2FSK信号是用载波频率的变化来表征被传信息的状态的，被解调波的频率随二进制序

列0、1状态而变化。如图1，当输入信号频率高时，输出信号为1；当输入信号频率低时，

输出信号为0。

图1调制输入信号与输出信号

二、信号要求与指标

在FSK解调时，需要给输入信号的频率划分高频率段和低频率段，来区分解调后二进

制状态1或0。为了简便起见，本文给出的输入信号为方波信号，这里取每12个clk时钟信

号后为一个采样点，每次采样时如果输入信号的上升沿数大于等于3，输出信号即为1；反

之，输出信号即为0。

三、Verilog设计方案

通过对clk上升沿和cin上升沿计数，cnt为clk计数器，而count为cin的计数器，当

cnt==11时，查看count的值，如果大于等于3，那么此时检测到的就是高频率输入信号，

所以此时cout输出高电平1，否则输出低电平0。这样就完成了频率-幅度转换，把高频率

和低频率利用幅度上区分开来，恢复了数字信号。

四、Verilog代码

实现FSK解调的代码如下（有代码注释）：

//解调模块

modulefsk(cin,clk,start,cout);

inputcin,clk,start;

outputcout;

regcout;

reg[3:0]cnt;//对clk计数

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reg[2:0]count;//对cin计数

regec;//同步计数

initialec=1b0;

initialcnt=4b0;

initialcount=3b0;

initialcout=0;

always@(posedgeclkorposedgestart)//对clk计数

begin

if(start)//开启信号

begin

cnt=0;

ec=1b1;

end

else

begin

if(cnt==11)//每12个clk周期后有一个采样点

begin

cnt=0;

ec=1b1;//采样点状态

end

else

begin

cnt=cnt+1;//clk计数

ec=1b0;

end

end

end

always@(posedgecinorposedgeec)//对cin计数

begin

if(ec)

count=0;//采样后计数清零

else

count=count+1;//cin计数

end

always@(countorcnt)

begin

if(cnt==11)

cout=(count=3)?1:0;//采样点时频率高为1频率低为0

end

endmodule

五、逻辑仿真

利用Modelsim对代码进行仿真。测试信号为一个低频高频交替变化的方波信号，首先

编写测试代码如下：

//测试模块

`timescale1ns/1