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(完整word版)Verilog数字钟设计实验报告

基于FPGA实现多功能数字钟

——电子系

071180094

王丛屹

摘要

本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟，并通过ISE完成综合、

仿真.此程序通过下载到FPGA芯片后,可应用于实际的数字钟显示中，实现了基本的计时显示和

设置，调整时间，闹钟设置的功能.

［关键词］FPGA；VerilogHDL；数字钟

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一、多功能数字钟的设计

设计一个多功能数字时钟，具有时分、秒计数显示、闹钟功能。能够利用按键实现对闹钟

时间的设定并在当前显示时间到时后能够进行闹钟提示.能够利用按键实现“较时”、“较分

功能，随时对数码管的显示进行校正和校对.数字中系统主要由系统时钟，三个功能按键

（mode,turn，change），FPGA，数码管和蜂鸣器部分组成。

数码管

显示模块

分

频计时模块闹钟模块蜂

鸣

模器

Clk

块

控制模块

图：多功能数字钟总体设计模块

以下就各个模块说明其功能

1.分频模块

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由于FPGA内部提供的时钟信号频率大约为50MHz，在这需要将它转化成1Hz的标准时钟信号供数字钟的

计时显示；在此我采用了级联分频法.

RTL图如下：

代码如下：

//fenpin

modulefenpin（clk,clk_1Hz，clk_100Hz,clk_1k);

outputclk_1Hz，clk_100Hz,clk_1k;

inputclk;

regclk_1Hz=0，clk_3=0,clk_1=0，clk_2=0,clk_1k=0;

reg［6：0]cnt1=0,cnt2=0，cnt3=0,cnt4=0，cnt5=0;

wireclk_100Hz;

always＠(posedgeclk）

begin

if(cnt1〈156/2-1)/////////////////////////////////////////////156分频,生成1MHz信号

begin

cnt1=cnt1+1；

end

else

begin

cnt1〈=0；

clk_1=~clk_1；

end

end

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