数字电路与逻辑设计 课件 7-时序逻辑电路 .pptx

时序逻辑电路1

片上微控制系统原理与项目设计

第七讲

授课内容

触发器

寄存器

同步时序电路分析

同步时序电路设计

时序电路例子

护士呼叫系统2

呼叫按钮:指示灯亮

松开按钮后保持灯亮

清除按钮:指示灯灭

能够用组合逻辑方法实现么?

a

a

1.Callbuttonpressed–lightturnson

?

尝试1-反馈电路

使用一个逻辑门，并将输出反馈到输入。可以完成需求么？

a

否:一旦Q变为1(S=1),Q永远保持1–没有任何S的输入值可以让Q输出0

尝试2-基本RS触发器

蝶形交叉反馈的电路，可以完成需求么？

可以!

怎么想到的...

1

0

1

0

1

1

1

0

1

0

Recall…

a

应用实例

使用基本RS锁存器实现护士呼叫系统2

Call=1:Q置1

Q保持1

Cancel=1:复位，Q置0

如果RS同时按下？

如果同时按下了“Call”和“Cancel”按钮

又被同时释放。

SR由“11”变为“00”

基本RS触发器存在的问题

如果S=1R=1结果？

Q可能会振荡.然而，由于一条路径的时延可能比另一条稍微长一点,这时Q会被随机至0至1–但是我们无法得知是哪个.

两个与非门构成的基本RS触发器

触发器的状态表中，输出端的现态为输入量，输出端的次态为输出量，状态表表明次态不仅与输入有关，还与现态有关。相同的RD和SD输入其输出Q不一定相同。

基础RS触发器的讨论

问题不仅仅是一个用户同时按下两个按钮

即使SR输入来自从未同时设置S=1和R=1的电路，也可能发生

由于不同路径的不同延迟

从X到R的路径比到S的路径长，导致SR=11持续很短的时间

–可能足够长，会导致振荡

钟控SR锁存器

添加使能输入“C”，如图所示

仅当C=0时，才允许S和R更改

只有在S和R足够稳定之后，才将C更改为1

当C变为1时，稳定的S和R值通过两个与门传递到SR锁存器的S1R1输入。

Level-sensitiveSRlatchsymbol

a

钟控D触发器

SR锁存器需要仔细设计，以确保SR=11永远不会发生

D型触发器减轻了设计人员的负担

插入非门确保R始终与S相反

moduleDFF(CP,D,Q);

inputCP,D;

outputregQ;

always@(*)

if(CP)

Q=D;//特征方程Qn+1=D

endmodule

钟控D触发器的讨论

D锁存器仍然有问题（SR锁存器也是如此）

当C=1时，信号将通过多少个锁存器？

取决于多长时间C=1

Clk_A——信号可以通过多个锁存器

Clk_B——信号可以通过更少的锁存器

很难选择长度合适的C

我们可以设计只在时钟信号的上升沿存储一个值的位存储吗？

边缘D触发器

Flip-flop触发器:存储在时钟沿而不是电平有效时存储

一种设计——“主仆”触发器

两个锁存器第一个锁存器的输出进入第二个锁存器的输入，第一个锁存器具有反相时钟信号

“主锁存器”在C=0时加载，从方在C=1时加载

当C从0变为1时，主锁存器被禁用，从锁存器加载C改变之前D处的值——即C上升期间D处的值

Note:Hundredsofdifferentflip-flopdesignsexist

C

DFFsymbol

比特存储模块

D触发器是更好的比特存储模块。

特点：只加载时钟上升沿出现的D值，因此在同一时钟周期内，值不能传播到其他触发器。

权衡：在内部使用比D锁存器更多的门，并且需要比SR更多的外部门——但现在门数不再是问题。

特征：如果D在C=1之前和之前稳定，则SR不能为11。

问题：C=1太久会通过太多的锁存器传播新值；太短可能不会导致该位被存储。

特点：S和R只在C=1时有效。我们可以设计外部电路，因此当C=1时，SR=11永远不会发生。

问题：避免SR=11仍是一种负担。

特点：S=1将Q设置为1，R=1将Q重置为0。

问题：SR=11产生未定义的Q。.

实验：采用DFF实现护士呼叫系统2？

(1)异步复位/置位D触发器

moduleDFF(CP,Rd,Sd,D,Q);

inputCP,Rd,Sd,D;

outputregQ;

always@(posedgeCPornegedgeRdornegedgeSd)

if(!Rd)/