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《数字电路与逻辑设计》教学大纲
课程编号:
课程名称:数字电路与逻辑设计英文名称:DigitalCircuitsandLogicalDesign
学分/学时:3/48课程性质:学科基础课,必修
适用专业:通信工程 开课单位:通信工程学院
先修课程:大学物理、计算机导论与程序设计
一、课程简介
数字电路与逻辑设计是通信工程专业必修的一门学科基础课。其内容涵盖数字逻辑、数字电路描述、组合逻辑电路设计、时序逻辑电路设计和处理器设计等方面。课程将通过课堂讲授、实验实践等教学方式,使学生掌握数字电路的分析设计方法,为后续课程的学习奠定数字化嵌入式平台实现的基础。
在学生的思想政治教育方面,课程将结合当前芯片产业发展的相关内容,讲解我国的芯片产业的发展历程和当前面临的机遇与挑战,将爱党爱国、艰苦奋斗、爱岗敬业等价值取向渗透到课程教学当中,实现对学生相关品质的培养。
二、课程目标
(一)课程目标:
1.掌握数字电路与逻辑设计的基本概念、基本原理。
2.掌握数字电路分析及设计方法。
3.掌握数字系统接口模块的设计方法。
4.掌握复杂数字系统设计方法。
(二)课程目标与毕业要求内涵观测点的对应关系:
毕业要求内涵观测点
课程目标
内涵观测点2-3:能认识到通信工程专业复杂工程问题解决方案的多样性,理解获取现有解决方案的必要性,并能通过文献调研与咨询研究,寻求可替代的解决方案。
目标3,4
内涵观测点3-2能够在通信工程专业复杂工程问题的解决方案设计中,针对特定的需求如应用背景、系统特征、器件指标、设计流程等因素,完成单元(部件)的设计与单体功能验证。
目标1,2
内涵观测点5-2能够有效地选择与使用恰当的仪器、信息资源、工程工具和专业模拟软件进行通信工程专业复杂工程问题的预测、模拟、实验、分析、处理及性能评估;
目标3
内涵观测点5-3在解决通信工程专业复杂工程问题过程中,能有效的选择及使用现代工具。在现有工具条件不满足的条件下,还能开发合适的工具。
目标4
三、课程具体内容及基本要求
(一)数字化处理基础(线下4学时)
1)掌握数字系统结构
3)掌握布尔代数的基本运算。
4)掌握基本逻辑电路实现。
(二)逻辑电路(线下6学时+线上2学时)
内容:布尔代数与逻辑门、逻辑函数描述、逻辑电路及硬件描述。
本部分内容支撑课程目标1、4。
1.基本要求
1)逻辑真值表
2)逻辑门
3)逻辑函数表达式
4)记忆逻辑电路
5)逻辑电路结构
6)掌握硬件描述语言VerilogHDL集电路仿真。
2.重点、难点
重点:数字系统结构、信息处理流程的实现、基本逻辑门实现结构及其基本电路应用、逻辑门电气特性和三态门的主要特点和应用、逻辑函数描述几种形式之间的转换及应用、VerilogHDL硬件描述语言。
难点:数字系统结构、信息处理流程的实现、三态门的主要特点和应用、VerilogHDL硬件描述语言。
(二)组合逻辑电路(线下6学时)
内容:组合逻辑电路的分析和设计方法。本部分内容支撑课程目标2。
1.基本要求
1)掌握组合逻辑电路基本框架。
2)掌握组合逻辑电路的分析方法和设计方法。
3)掌握组合逻辑电路常用模块(编/译码器、数码管译码器、数据选择/分配器、加法器、比较器)的逻辑功能、结构、描述和应用。
4)熟悉组合逻辑电路中的竞争与冒险现象及消除方法。
2.重点、难点
重点:组合逻辑电路的分析方法和设计方法、组合逻辑电路常用模块的逻辑功能、结构、描述和应用。
难点:组合逻辑电路的分析方法和设计方法。
(三)时序逻辑电路(线下6学时)
内容:触发器的工作原理、功能描述及应用、时序逻辑电路的分析与设计方法、计数器及其基本应用。本部分内容支撑课程目标2。
1.基本要求
1)掌握RS触发器的逻辑功能、描述方法及应用。
2)掌握D触发器的逻辑功能、描述方法及应用。
3)掌握由触发器构成寄存器、移位寄存器的实现方法及其应用。
4)掌握时序逻辑电路的基本结构与类型、功能描述方法。
5)掌握基于D触发器和VerilogHDL硬件描述语言的同步时序逻辑电路的分析与设计方法。
6)了解异步时序逻辑电路的分析与设计方法。
7)掌握计数器及其基本应用:计数器、分频器、序列发生器、序列检测器。
2.重点、难点
重点:D触发器及应用、同步时序逻辑电路的分析与设计方法、计数器及其基本应用。
难点:寄存器及移位寄存器、异步时序逻辑电路的分析与设计方法、计数器的基本应用。
(四)典型逻辑电路设计(线下6学时+线上2学时)
内容:。
1.基本要求
1)分频器。
2)序列发生器。
3)序列检测器。
4)设计实例-交通信号灯、SPI。
2.重点、难点
重点:存储器的原理、扩展及应用、ROM实现
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