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数字电路的FPGA设计与实现基础篇

杨凡，邮箱lvfanzai@MSN:lvfanzai@

大家给点意见～～有助于我进一步的学习！谢谢！

2、基础篇：

2.1组合逻辑：

2.1.1三态门（总线）

三态门有：bufif0,bufif1,notif0,notif1。

总线是运算部件之间数据流通的公共通道，在硬线逻辑构成的运算电路

中只要电路的规模允许，可以比较自由地确定总线的宽度，可以提高数

据流通的速度。

2.1.2异或门xorA1(T,A,B);

2.1.3编译码器：利用case进行编程（38译码器和83优先解码器的

编程比较简单仿真在这里就就不做说明）

2.1.4全加器：（门级结构实现，数据流，过程语句）

数据流描述的4位加法器

Moduleadder4(a,b,cin,,cout,s);

Input[3:0]a,b;Inputcin;Outputc;Output[3:0]s;

Reg[3;0]s;

Assign{c,s}=a+b+cin;//利用位拼接实现结果的进位

endmodule

2.1.5多位串行进位加法器

多位串行进位加法器虽然简单但是速度较慢，一般使用超前进位加法器

2.1.6数据选择器：(ifelse语句，case语句描述实现)

多位的数据选择器大部分情况下我大部分代码都用case分支选择语句

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很容易实现，另外还可以利用行为和数据流描述方式简单的组合逻辑

编码也是一样的。

数据流描述的选择器（2选1）

Modulemux21(out,a,b,sel);

Inputa,b,sel;Outputout;Assignout=sel?a:b;endmodule

2.1.7数值比较器(直接比较两个数的大小可以利用上面数据选择器

使用的数据流描述方法来实现)；要具体比较出两者的关系利用以下代

码仿真：

modulecmp(A,B,FA,FB,FE);

parameterwidth=9;

input[width:0]A,B;

output[1:0]FA,FB,FE;

assignFA=(AB);//当A大于B时FA输出为1

assignFB=(AB);//当A小于B时FB输出为1

assignFE=(A==B);//当A等于B时FE输出为1

endmodule

仿真产生波形如下

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2.1.8奇偶校验器（设计并行输入的6位数据对其进行奇偶校验代码

如下）

modulejiou(ji,ou,indata);

input[5:0]indata;outputji,ou;assignji=^indata;//产生奇校验

assignou=~ji;//产生偶校验

endmodule

仿真波形如下

2.2时序逻辑基础

2.2.1触发器(D触发器,基本RS触发器,JK触发器)

D触发器的verilog仿真不带复位端

moduledf(clk,D,Q,QB);

inputclk,D;outputQ,QB;regQ;assignQB=~Q;

always@(posedgeclk)beginQ=D;endendmodule

带复位端的D触发器（异步/同步清零异/同步步置1的D触发器）

moduleDFFr(clk,reset,D,Q,QB);

inp