《基于FPGA的现代数字系统设计》课件第3章.ppt

//测试模块接收来自待测模块的输出信号

wirec;

initial

begin

a=0;b=0;sel=0；

#10begina=1;b=1;sel=1；end

…

#10begina=1;b=0;sel=0;end

#10$stop;

end

endmodule②例化待测模块、测试文件模块，建立两个模块在同一个层次上的连接。

moduletestbench;//注意这个顶层模块没有输入/输出端口

//例化测试模块

testmux21u1(.c(C)，.a(A)，.b(B)，.sel(SEL))；

//例化二选一模块

mux21u2(.a(A)，.b(B)，.sel(SEL)，.c(C));

endmodule

两种测试平台的不同之处在于模块的驱动设计。在实际设计中可以根据具体情况选择测试平台。3.6.2Testbench文件设计

1.时钟波形产生的方法

测试文件中最常见的是时钟波形的设计，这里介绍时钟波形产生的三种常用方法：

(1)周期性的时钟：常用initial、always、forever语句。

(2)高低电平持续时间不同的时钟：常用initial、always、forever语句。

(3)具有相移的时钟：常用assign语句。

1)周期性时钟的产生例3-24产生周期为20个时间单位的时钟。

①使用always和initial语句实现：

moduleGen_clock1(clock1);

outputclock1;

regclock1;

parameterT=20;

initial

clock1=0;

always

#(T/2)clock1=~clock1;

endmodule②利用forever和initial语句实现：

initial

begin

clock2=0;

forever#10clock2=~clock2;

end图3.18周期性的时钟2)高低电平持续时间不同的时钟的产生

例3-25产生周期为10个时间单位的时钟，要求一个周期的高电平是4个时间单位。

①采用always语句完成。

moduleGen_clock3(clock3);

outputclock3;

regclock3;

……

always

begin

#4clock3=0;//延时4个单位时间后，clock3赋值0

#6clock3=1;//延时6个单位时间后，clock3赋值1

end

endmodule产生的时钟波形如图3.19所示，高电平持续时间为4个时间单位，低电平持续时间为6个时间单位，初始值为不确定x。图3.19高低电平持续时间不同的时钟②利用forever语句完成。

initial

forever

begin

#4clock4=0;

#6clock4=1;

end3)具有相移的时钟的产生

可结合上面介绍的各种时钟产生模块，通过添加连续赋值语句assign完成。

例3-26设计一个周期为20个时间单位的时钟，其初始相位为2个时间单位。

moduleGen_clock1(clock_pshift，clock1);

outputclock_pshift，clock1;

regclock1;

wireclock_pshift;

parameterT=20;

parameterPSHIFT=2;

initial

clock1=0;

always

#(T/2)clock1=~clock1;

assign#PSHIFTclock_pshift=clock1;

endmodule图3.20相移时钟2.测试文件的编写示例

在测试平台上，除了时钟，还有多个输入信号值需要描述。随着数字电路系统的复杂性增加，测试时间可以占到设计总时间的70%，测试的“完备性”对于减少设计模块在使用中的风险起到了很大作用。下面按照输入激励数据的增加，介绍几种Testbench的描述方法，以供参考。(1)当输入信号取值数据量较少时，可使用initial语句对输入信号的变化进行逐一描