《80X86微机原理与接口技术》课件第2章.pptVIP

2.7小结(1)在8086存储器中，多字节数据从偶数地址开始存放，称为规则存放；否则为非规则存放。一个总线周期内可以完成一个规则字的存取。(2)8086的1MB存储器分成两个512KB存储体，分别为奇数存储体和偶数存储体，采用BHE和A0选择。(3)物理存储器的物理地址是惟一的，逻辑地址是非惟一的。逻辑地址的表示格式为“段基址：偏移量”，物理地址＝段基址×10H＋偏移量。(3)存放段基址的寄存器有CS、DS、SS、ES，存放偏移量的寄存器有BX、SP、BP、SI、DI、IP。段寄存器和偏移量寄存器要配对使用。(4)指令队列的操作原则为“先入先出”；堆栈的操作原则为“先入后出”。(5)标志寄存器FLAGS的功能是存放ALU操作的某些重要状态和运算特征，内含6个状态标志位，3个控制状态位。指令指针IP用于存放下一条要执行指令的地址偏移量。(6)8086/8088CPU有40个引脚、73条功能引线。由于AB与DB分时复用，因而需要控制线ALE和锁存器。(7)8086(8088)最小配置为8284×1、8086×1(8088×1)、8282×3(8282×2)、8286×1(可选)。8086/8088最大配置除具有最小配置所需的芯片外，至少还有一个8288。最大方式可以构成多处理器系统。(8)M/IO读周期和M/IO写周期的主要区别为数据出现在DB上的时间不同和DB上的数据来源不同。复位结束后，CPU将从FFFF0H单元开始执行。表2-14D触发器翻转和同步过程(3)时钟输出：CLK端是一个占空比为1∶3的MOS输出时钟驱动器，能够直接驱动8086/8088CPU。PLCK是一个占空比为1∶2的TTL电平时钟信号输出端，输出频率为石英晶体频率的1/6。(4)复位逻辑：由施密特触发器组成，从RES输入端使用电平触发，从复位输出端RESET产生复位信号，与CLK下降沿同步。(5)协调同步：使用RDY1和RDY2可以协调两个多处理器系统使用系统总线。2．地址锁存器8282——总线锁存地址锁存器8282与8086/8088CPU连接时，执行时序相当重要。CPU把地址信号发送到地址/数据总线、地址/状态总线上，与此同时，必须发送ALE信号“通知”8282。如果CPU在某一瞬间同步发送地址信号和ALE信号，则锁存器在收到ALE信号后立即将AD15～AD0?、A19/S6～A16/S3上的“信号”锁存，但是这个20位的信号不是真正的地址码，真正的地址码尚未完全到达稳定状态。出现差错的原因是总线锁存时忽略了地址信号的稳定需要延迟时间。为保证总线锁存可靠进行，总线操作中的“锁存”应当在地址信号稳定后进行。8282内部结构如图2-24所示，由8级D触发器和8个三态门组成。每个D触发器的CP端连在一起，形成STB选通信号。若STB输入正脉冲，则在STB下降边，Ai信号进入D触发器被锁存。输出端有8个三态门，由输出允许OE控制。当OE＝0时三态门开启，D触发器状态从Bi端输出，且Bi＝Ai。8282和8086CPU相连时，STB接ALE，OE直接接地。需要锁存的有AD15～AD0、A19/S6～A16/S3、BHE/S7中的地址信息和BHE选库信息，共21位，因此需3片8282。而8088微机系统只需2片8282锁存14位信息AD7～AD0?、A19/S6～A16/S3。常用总线锁存器芯片还有74LS373、74LS273、Intel8283等。图2-248282内部结构3．数据功率收发器8286——总线收发数据功率收发器8286的功能是对AD15～AD0上的数据信息进行缓冲和驱动。由于T1时钟周期内地址信号已进行了锁存，因此8286已经没有必要锁存数据信息，但必须从T2时钟周期开始接收或发送数据，并提供足够的驱动能力。8286外引脚如图2-25所示。有双向数据线16条(A7～A0?、B7～B0)、控制线两条OE和T。为输出允许，OE为0时允许传送，为1时断开输入/输出。T为传送方向控制，为0时数据传送方向为从Bi→Ai，为1时方向为Ai→Bi。图2-258286引脚4．总线控制器8288总线控制器8288的功能是根据8086/8088的总线状态信号S2、S1、S0建立控制时序，在最大方式系统中发布读/写控制命令