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HefeiUniversity
EDA技术
课程设计：八位十进制频率计数器
专业：13电子(1)班
姓名：
学号：
指导老师：
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一、题目分析
1、设计一个八位十进制的数字频率计：
（1）、能对方波测频率
（2）、能用数码管显示
2、频率计设计原理及总设计框图
（1）、频率计的基本原理是用一个频率稳定度高的频率源作为基
准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测
信号的脉冲个数，此时我们称闸门时间为2秒。闸门时间也可以
大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸
门时间越长则每次测量一次频率的间隔越长。闸门时间越短，测
得频率值刷新就越快，但测得的频率精度就受影响。本次的课程
设计设计的频率计是测频法设计的八位十进制频率计，他有一个
测频控制信号发生器，八个有时钟使能的十进制计数器，一个锁
存器组成。
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二、选择方案
顶层文件用原理图连接，底层文件用VHDL语言。这样整个设
计清晰明了，结构直观。
三、细化框图
（1）、测频率控制信号发生器
测频测量的基本原理是计算每秒钟内待测信号的脉冲个数。
这就要求测频率控制信号发生器的计数使能信号EN能产生一个
1秒的脉宽的周期信号，并对频率计的每一个计数器CNT10的EN
使能端进行同步测控。当TSTEN高电平时，允许计数；低电平时，
停止计数，并保持其所计的数。在停止计数期间，首先需要一个
所存信号LOAD的上升沿将计数器在前一秒中的计数值所存进锁
存器中，并由外部的7段译码器译出并稳定显示。所存信号之后，
必须有一个清零的信号对计数器进行清零，为下一秒的计数做准
备。
（2）、计数模块
该十进制计数模块有八个一位十进制计数器组成，计数器的
特殊之处是：有一个时钟使能输入端EN，用于锁定计数器。当高
电平时计数允许，低电平时计数禁止。该测频的八位十进制频率
计的计数模块，先通过VHDL语言编写一位十进制计数器，再将
其元件例化后搭建一个八位十进制计数模块。
（3）、所存模块
所存模块是由锁存器构成的，主要是数据的稳定显示，不会
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由于周期性的清零信号而不断的闪烁。在信号LOAD的上升沿后
即被所存到寄存器的内部，并由锁存器的输出端输出，然后由实
验板上的额7段译码器译成能在数码管上显示的相对应的数值。
四、模块程序功能仿真
频率控制模块软件仿真图：
十进制计数器模块软件仿真图
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锁存器软件仿真图
五、全系统整机电路及仿真波形图
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最终程序仿真图：
结果输出：
F1hz=1us，ftest=250ns
F1hz=1us，ftest=50ns
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六、硬件测试及说明
我选择了实验电路模式0，测频控制信号CLK2HZ由clock2
输入，待测频率FSIN由clock0输入（可用电路帽选择所需要
的频率），8个数码管（数码8-1：PIO47--PIO16）显示测频
的输出。
引脚锁定如下所示
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