数电第4版 课件 第9章课件 4 常用模块的Verilog HDL代码.ppt

modulediv248(div2,div4,div8,clk);inputclk;outputdiv2,div4,div8; //输出2分频、4分频、8分频regdiv2,div4,div8;reg[2:0]cnt;always@(posedgeclk)//时钟上升沿到来begincnt=cnt+1;div2=cnt[0];div4=cnt[1];div8=cnt[2];endendmodule6.分频器

6.分频器

仿真结果（2）分频系数不是2的整数次幂的分频器moduleDIV12(div12,clk);inputclk;outputdiv12; //输出12分频regdiv12;reg[2:0]cnt;always@(posedgeclk)//时钟上升沿到来对于分频系数不是2的整数次幂的分频器来说，仍然可以用计数器来实现，不过需要对计数器进行控制。下面以一个分频系数为12的分频器为例，介绍此类型分频器的设计方法。6.分频器

beginif(cnt==3b101)begin div12=~div12;cnt=0;endelsebegin cnt=cnt+1;endendendmodule6.分频器

（3）占空比不是1：1的分频器上面两个例子所描述的分频器，其分频输出信号的占空比均为1：1。然而在实际的数字电路设计中，经常会需要占空比不是1：1的分频信号。这种分频器的实现方法也是通过计数器的控制得到的。下面以一个分频系数为6、占空比为1：5的偶数分频器为例，介绍此类分频器的设计方法。6.分频器

modulediv6(div6,clk);inputclk;outputdiv6; //输出6分频regdiv6;reg[2:0]cnt;always@(posedgeclk)//时钟上升沿到来beginif(cnt==3’b101)begindiv6=1;cnt=0;endelsebegindiv6=0;cnt=cnt+1;endendendmodule6.分频器

（4）奇数分频器奇数分频器是指分频系数为N=2n+1（n=1,2,…）。如果输入信号的频率为f，则分频器输出信号频率为f/(2n+1)。下面介绍两种奇数分频器的设计方法。占空比不是1：1的奇数分频器与占空比不是1：1的偶数分频器设计方法相同，均是通过对计数器的控制来实现。下面以一个分频系数为7、占空比为1：6的奇数分频器为例，介绍此类分频器的设计方法。占空比不是1：1的奇数分频器6.分频器

（4）奇数分频器modulediv7(div7,clk);outputdiv7;inputclk;regdiv7;reg[2:0]cnt;always@(posedgeclk)6.分频器

beginif(cnt==6)begindiv7=1;cnt=0;endelsebegincnt=cnt+1;div7=0;endendendmodule（4）奇数分频器占空比为1：1的奇数分频器占空比为1：1的奇数分频器的实现方法是：设计两个计数器，一个计数器采用时钟的上升沿触发，另一个计数器采用时钟的下降沿触发，两个计数器的模与分频系数相同，然后根据这两个计数器的并行信号输出来决定两个相应的电平控制信号，最后对两个电平控制信号进行相应的逻辑运算即可完成分频信号输出。6.分频器

modulediv5(div5,clk);outputdiv5;inputclk;reg[2:0]cnt1,cnt2;regclk_temp1,clk_temp2;?assigndiv5=clk_temp1|clk_temp2;always@(posedgeclk)6.分频器

always@(posedgeclk)beginif(cnt1==3b100)begincnt1=3b000;endelsebegincnt1=cnt1+1;endif(cnt1==3b000)beginclk_temp1=1;endif(cnt1==3b010)beginclk_temp1=0;endendalways@(negedgeclk)beginif(cnt2==3b100)begincnt2=3b000;endelsebegincnt2=cnt2+1;end