数电第4版 课件 23触发器.ppt

当T触发器的输入端固定地接高电平时，就得到T＇触发器4.T＇触发器D触发器转化为T＇触发器4.2.3其它功能的触发器如果D触发器的输入信号刚好在CP脉冲的上升沿发生改变是否允许？如不允许，对输入信号有什么要求？思考题QQ4.2.4触发器的动态特性建立时间（SetupTime）——tSU数据信号D在时钟信号CP上升沿到来之前应稳定的最小时间。保持时间（HoldTime）——tH数据信号D在时钟信号CP上升沿过去以后应稳定的最小时间。时钟信号和触发器输出之间的延迟时间——tp(CQ)时钟信号的上升沿至输出端建立新的稳定状态所产生的延迟时间。4.2.4触发器的动态特性TCP-（tp(CQ)+tpNOT）≥tSUtp(CQ)+tpNOT≥tH例1：分析以下电路时钟脉冲的最高频率允许多少？4.2.4触发器的动态特性*浙江省首批精品课程——数字电路与数字逻辑2020浙江省线下一流课程——数字电路与数字逻辑2020浙江省线下一流课程——数字电路与数字逻辑2020浙江省线下一流课程——数字电路与数字逻辑2020浙江省线下一流课程——数字电路与数字逻辑2020浙江省线下一流课程——数字电路与数字逻辑4.2.1主从D触发器4.2.2维持阻塞D触发器4.2触发器4.2.3其它功能的触发器1.钟控锁存器存在的空翻现象在一个CP脉冲周期内，锁存器状态变化多于一次的现象称为空翻。空翻带来两个问题：一是锁存器的抗干扰能力下降；二是限制了锁存器的使用范围。4.2.1主从D触发器2.为什么钟控锁存器会存在空翻现象？主要原因是锁存器对输入信号的敏感时间太长。触发器采用了不同的电路结构，只有在CP脉冲的上升沿或下降沿时刻接收输入信号，一个周期内最多翻转一次，防止了空翻现象。4.2.1主从D触发器3种不同结构的触发器维持阻塞触发器主从触发器利用传输延迟触发器5种不同功能的触发器D触发器SR触发器JK触发器T触发器T’触发器3.触发器的分类4.2.1主从D触发器1.主从D触发器电路结构及逻辑符号当CP=0时，QM跟随D变化，从锁存器保持不变主锁存器从锁存器当CP=1时，主锁存器保持不变，从锁存器跟随QM变化主从D触发器的状态只有在CP上升沿时刻才会改变2.工作原理4.2.1主从D触发器例4.2-1主从D触发器输入CP和D的波形如图所示，试画出输出波形。主从D触发器的特性方程4.2.1主从D触发器具有直接置0端和直接置1端的主从D触发器直接置1端直接置0端直接置1端和直接置0端不受CP脉冲控制，用于设置触发器的初始状态，正常工作时，应置高电平。4.2.1主从D触发器思考：为什么直接置1信号要同时加到G5和G1输入端？4.2.1主从D触发器思考：为什么直接置1信号要同时加到G5和G1输入端？0110104.2.1主从D触发器1.电路结构和逻辑符号G3、G4、G5、G6构成了D信号的输入通道。基本SR锁存器G1、G2构成了基本SR锁存器。4.2.2维持阻塞D触发器2.工作原理分析（1）触发器维持原状态不变；011DD（2）输入信号D到达G4、G3的输入端，等待送入。当CP=0时：输出不变4.2.2维持阻塞D触发器当CP由0→1时，如果D=0，Qn+1=D=0，并立即封锁输入通路。01101封锁输入通路0111004.2.2维持阻塞D触发器当CP由0→1时，如果D=1，则Qn+1=D=1，并立即封锁输入通路。10011封锁输入通路001111结论：在CP上升沿接收输入信号，Qn+1=D。4.2.2维持阻塞D触发器3.具有异步置位、复位端的维持阻塞D触发器不管CP=0还是1，触发器置1态。不管CP=0还是1，触发器置0态。4.2.2维持阻塞D触发器?状态图?特性表DQnQn+1000010101111?特性方程D触发器可以采用不同电路结构，但功能符号是一样的。在分析和设计时序逻辑电路时，并不需要考虑触发器的内部电路结构，而只需关心触发器的逻辑功能和触发方式。4.2.2维持阻塞D触发器QQ边沿触发器只有CP的上升沿或下降沿瞬间才能接受控制输入信号，改变状态，因此在一个时钟脉冲下，触发器最多只能翻转一次，从根本上杜绝