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《FPGA系统设计》实验报告》有限状态机的设计

一、设计任务

了解有限状态机的概念；

掌握Moore型有限状态机的特点和其VHDL语言的描述方法

掌握Mealy型有限状态机的特点和其VHDL语言的描述方法

二、设计过程

1、单进程Moore型有限状态机

程序代码

这是一个单进程的Moore状态机，其特点是组合进程和时序进程在同一个进程中，

此进程可以认为是一个混合进程。

2、该状态机时一个2进程Mealy型状态机，进程COMREG是时序与组合混合型进程；进程COM1

负责根据状态和输入信号给出不同的输出信号。

libraryieee;

useieee.std_logic_1164.all;

entityMEALY1is

port(

clk,datain,reset:instd_logic;

q:outstd_logic_vector(4downto0)

);

endMEALY1;

architectureoneofMEALY1is

typestatesis(st0,st1,st2,st3,st4);

signalstx:states;

begin

comreg:process(clk,reset,datain,stx)--主控时序进程

begin

ifreset=1thenstx=st0;

elsifclkeventandclk=1then

casestxis

whenst0=ifdatain=1thenstx=st1;endif;

whenst1=ifdatain=0thenstx=st2;endif;

whenst2=ifdatain=1thenstx=st3;endif;

whenst3=ifdatain=0thenstx=st4;endif;

whenst4=ifdatain=1thenstx=st0;endif;

whenothers=stx=st0;

endcase;

endif;

endprocesscomreg;

com1:process(stx,datain)--主控组合进程

begin

casestxis

endcase;

endprocesscom1;

endone;

3、该状态机属于Moore型状态机，由两个主控进程构成，其中进程REG是主控时序进程，COM

是主控组合进程。

libraryieee;

useieee.std_logic_1164.all;

entitys_machineis

port(

clk,reset:instd_logic;

state_inputs:instd_logic_vector(0to1);

comb_outputs:outintegerrange0to15

);

ends_machine;

architectureoneofs_machineis

typeFSM_STis(s0,s1,s2,s3);

signalcurrent_state,next_state:FSM_ST;

begin

reg:process(reset,clk)

begin

ifreset=1thencurrent_state=s0;--主控时序进程

elsifclkeventandclk=1then

current_state=next_state;