FPGA课程设计报告——南京航空航天大学.pdfVIP

太上有立德，其次有立功，其次有立言，虽久不废，此谓不朽。——《左传》

FPGA原理及其应用

基于verilog的多功能数字钟

0实验目的

学会用vivado编译verilog语言的方法与步骤；掌握verilog语言描述计数器的方法；了解basys3开

发板。

1实验内容

用verilog语言实现十进制计数器，二十四进制计数器，秒表，设置时间，设置闹钟等功能，并用basys3

开发板下载验证。

2代码分析

2.1时钟分频

Basys3开发板包含一个100MHZ的外部时钟，连接在FPGA的w5引脚。内部计数器需要周期是1s

的时钟，所以需要对100MHZ的时钟进行分频，输出占空比为50%的方波信号。

/************分频模块************/

moduleFrequencyDivider(clk_in,reset,clk_1s,clk_1ms);

inputclk_in;//时钟输入

inputreset;//复位输入

outputregclk_1s;//1Hz时钟输出

outputregclk_1ms;//1kHz时钟输出

reg[28:0]cnt_1s;//1Hz计数器

reg[19:0]cnt_1ms;//1kHz计数器

always@(posedgeclk_in)

begin

//reset低电平时复位

if(reset==0)begin

cnt_1s=0;

clk_1s=1;

cnt_1ms=0;

clk_1ms=1;

end

//计数器加1

cnt_1s=cnt_1s+29d1;

cnt_1ms=cnt_1ms+20d1;

//将100MHz时钟分频为1Hz的脉冲

if(cnt_1s==29begin

cnt_1s=29d0;

clk_1s=~clk_1s;

end

//将100MHz时钟分频为1kHz的脉冲

if(cnt_1ms==20d50000)begin

cnt_1ms=20d0;

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太上有立德，其次有立功，其次有立言，虽久不废，此谓不朽。——《左传》

FPGA原理及其应用

clk_1ms=~clk_1ms;

end

end

endmodule

2.