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实验三简单数字时钟设计

一、实验目的

1、了解数字钟的工作原理。

2、进一步学习QuartusII中基于VHDL设计的流程。

3、掌握VHDL编写中的一些小技巧。

4、掌握简单时序逻辑电路的设计方法与功能仿真技巧。

二、实验原理及内容

实验原理

简单数字钟应该具有显示时－分－秒的功能。首先要知道钟表的工作机理，整个钟表

的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59

秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转

实验内容

1、用原理图的方式编写一个12/24进制的计数器，并创建为SYMBOL文件。

2、用VHDL的方式编写一个60进制的计数器，并创建为SYMBOL文件。

3、创建顶层文件。调用已编写的SYMBOL文件，设计简单的数字钟电路。

2、对所编写的电路进行编译及正确的仿真。

三、实验与仿真

该实验是简单的时钟设计，包含时分秒的显示。设计时首先设计六十进制的计数器和二

十四进制的计数器。每当有一个时钟信号时秒增加1，当满59秒时。跳转为零，同时输出

进位给分计数器。当分计数器到达59分时，跳转为零，同时给时计数器进位。

六十进制的顶层文件如下：

cp为时钟信号。

en为功能使能端。当en为1时计数。当en为0时不计数。

rd为异步清零端。当rd为1时计数。当rd为0时清零。

d[7..0]为预制数。当ld[0]=0,ld[1]=1,时q3~q0=d3~d0；当ld[0]=1,ld[1]=0时;q7~q4=d7~d4。

当rd=1，en=1，ld[0]=ld[1]=1时。且cp为上升沿时才计数。

Co为进位输出。

q[7..0]为输出。

控制端工作状态

cprdLd0Ld1En

×0×××异步清零

101×q3~q0=d3~d0

上升沿110×q7~q4=d7~d4

1111计数

二十四进制顶层文件如下：

cp为时钟信号。

en为功能使能端。当en为1时计数。当en为0时不计数。

rd为异步清零端。当rd为1时计数。当rd为0时清零。

d[7..0]为预制数。当ld[0]=0,ld[1]=1,时q3~q0=d3~d0；当ld[0]=1,ld[1]=0时;q7~q4=d7~d4。

当rd=1，en=1，ld[0]=ld[1]=1时。且cp为上升沿时才计数。

Co为进位输出。

q[7..0]为输出。

控制端工作状态

cprdLd0Ld1En

×0×××异步清零

101×q3~q0=d3~d0

上升沿110×q7~q4=d7~d4

1111计数

Quefan原件的顶层文件如下：

Cp和p为输入端。功能如下：当cp信号为下降沿且p=1时。q=0否则q=1.

此功能主要是为了给三个时钟信号做异步清零工作，同时不会引起二十四进制计数器变为二

十三进制。同时也避免了无最后的进位输出的情况。

代码及仿真结果：

1.六十进制模块：

libraryieee;

useieee.std_logic_1164.all;