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[原创]西南交通大学计算机组成实验参考答案
注1、引脚分配依照EP3C40F780C8芯片
注2、一定要参照实验指导书阅读此文
实验一：多路数据选择器的设计
f=((~sel)a)+((sel)b)
当sel=0时，f=a，否则f=b。
引脚分配参考：
a[3:0]AH12AF14AA8AB8
b[3:0]AF12AG12AA10U8
f[3:0]E24F22E22F21
sel:AC5
实验二基于原理图方式的3-8译码电路的设计
f0=(~en)+(~a)(~b)(~c)
f1=(~en)+(~a)(~b)c
f2=(~en)+(~a)b(~c)
f3=(~en)+(~a)bc
f4=(~en)+a(~b)(~c)
f5=(~en)+a(~b)c
f6=(~en)+ab(~c)
f7=(~en)+abc
en为使能端，低电平有效，高电平时输出全为1。
引脚分配参考：
a:AH12，b:AF14，c:AA8，en:AC5
f[7:0]F24H24H23L23L24M24J22AE8
实验三四位加法器设计
实验思路：用VerilogHDL语言编写一位全加器，再用原理图方式用
四个全加器组合实现四位加法器。
Adder.v
moduleAdder(a,b,cin,cout,sum);
inputa,b,cin;
outputcout,sum;
assign{cout,sum}=a+b+cin;
endmodule
原理图：
{cout,sum}=a+b+cin
cin为进位输入，cout为进位输出。
引脚分配参考：
a[3:0]AH12AF14AA8AB8
b[3:0]AF12AG12AA10U8
sum[3:0]E24F22E22F21
cin:AC5，cout:F24
实验四：七段LED数码管显示译码器设计
本实验使用VerilogHDL实现。
moduleExp4(f,clk,rst,in,out,sel);
input[15:0]in;//输入
inputf,clk,rst;//计数开关，时钟，置零开关
outputreg[7:0]out;//数码管输出
outputreg[2:0]sel;//数码管3-8译码器输出
reg[15:0]counter;
reg[3:0]data;
regclk_alt;
reg[9:0]l;
//changefrequency变频段
always@(posedgeclk)
begin
if(l=1023)l=0;
elsel=l+1;
clk_alt=l[2];
end
//select选择在哪一个数码管显示
always@(posedgeclk)
begin
sel=sel+1;
if(sel=4)sel=0;
case(sel)
0:data=counter[3:0];
1:data=counter[7:4];
2:data=counter[11:8];
3:data=counter[15:12];
endcase
end
//countandre
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